JPS6045011A - 半導体ウエ−ハ及びその製造方法 - Google Patents
半導体ウエ−ハ及びその製造方法Info
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- JPS6045011A JPS6045011A JP15243783A JP15243783A JPS6045011A JP S6045011 A JPS6045011 A JP S6045011A JP 15243783 A JP15243783 A JP 15243783A JP 15243783 A JP15243783 A JP 15243783A JP S6045011 A JPS6045011 A JP S6045011A
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- JP
- Japan
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- semiconductor wafer
- main surface
- laser beam
- wafer
- main
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67282—Marking devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
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- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、半導体ウェーハ及びその製造方法に関する。
［発明の技術的背景とその問題点］
近時、ＩＣ，Ｌ８Ｉ＄、半導体装置の利用の拡充にとも
々い、これらの機能面での多様化が進展している。その
結果、これらの半導体装置の生産も多種少量生産が必要
と々す、最少単位が半導体ウェーハ１枚ごとになりつつ
ある。したがって多種少量生産工程の各製造プロセス如
おいて、個々の半導体ウェーッ・の品種を識別する必要
がある。このために１一部において、ラッピング、ポリ
シリング等の鏡面加工後に半導体ウェーッ・にその認識
番号をレーザ光にて刻印する方法が用いられている。し
かるに、レーザ光により半導体ウェーハ上の刻印した場
合、刻印部に盛り上がりが生じるとともに、レーザ光に
より生ｌ゛たスブデッシーが半導体ウェー−・主面に伺
着する。この盛り上がシ及びスプラッシュの付着は、例
えば半導体ウェー−・主面基準でのアライメントなどの
製造プロセスにおいて種々の支障を惹起しヱＬまた。
々い、これらの機能面での多様化が進展している。その
結果、これらの半導体装置の生産も多種少量生産が必要
と々す、最少単位が半導体ウェーハ１枚ごとになりつつ
ある。したがって多種少量生産工程の各製造プロセス如
おいて、個々の半導体ウェーッ・の品種を識別する必要
がある。このために１一部において、ラッピング、ポリ
シリング等の鏡面加工後に半導体ウェーッ・にその認識
番号をレーザ光にて刻印する方法が用いられている。し
かるに、レーザ光により半導体ウェーハ上の刻印した場
合、刻印部に盛り上がりが生じるとともに、レーザ光に
より生ｌ゛たスブデッシーが半導体ウェー−・主面に伺
着する。この盛り上がシ及びスプラッシュの付着は、例
えば半導体ウェー−・主面基準でのアライメントなどの
製造プロセスにおいて種々の支障を惹起しヱＬまた。
［発明の目的コ
しても、ＩＲ造プロセスに支障を生じることがない半導
体ウェーハ及びその製造方法を提供することを目的とす
る。
体ウェーハ及びその製造方法を提供することを目的とす
る。
〔発明の概要］
円板状の半導体ウェーハの一方の主面の端面に欠切面を
形成し、この欠切面に、レーザ光により認識番号を刻印
するようにした半導体ウェーハ及び鏡面加工前に半導体
ウェーハの主面周縁部に、欠切面を形成し、この欠切面
にレーザ光にょシ刻印するようにした半導体ウェーハの
製造方法である。
形成し、この欠切面に、レーザ光により認識番号を刻印
するようにした半導体ウェーハ及び鏡面加工前に半導体
ウェーハの主面周縁部に、欠切面を形成し、この欠切面
にレーザ光にょシ刻印するようにした半導体ウェーハの
製造方法である。
［発明の実施例］
以下、本発明の一実施例を図面を参照して詳述する。
第１図は、本実施例の半導体ウェーハを示すもので、円
板状の本体（１）の一端部は円弧状に欠切されオリフラ
面（２）が形成されている。そして、本体（１）の二つ
の主面（３ａ）、 （３ｂ）のうち、一方の主面（３ａ
）のオリフラ面（２）と隣接する部分は帯状に欠切され
、傾斜面（４）が形成されている。
板状の本体（１）の一端部は円弧状に欠切されオリフラ
面（２）が形成されている。そして、本体（１）の二つ
の主面（３ａ）、 （３ｂ）のうち、一方の主面（３ａ
）のオリフラ面（２）と隣接する部分は帯状に欠切され
、傾斜面（４）が形成されている。
このような半導体ウェー−・を製造するＫは、まずスラ
イシングによりオリフラ面が形成されたインゴットより
本体（１）を切り出す。ついで、この本体（１１の一方
の主面（３Ｒ）のオリフラ面（２）と隣接する部分を研
削加工により帯状に欠切し傾斜面（４）を形成する。し
かして、この傾斜面にレーザ光照射により認識記号（５
）を刻印する。その結果、認識記号（５）近傍に盛り上
りが生じるとともに、場合によっては、主面（３ａ）に
レーザ光により、溶融形成されたスプラッシーが付着す
る。Ｌかして、認識記号（５）刻印後）′、・主面（３
＋）、（３ｂ）をラッピング加工及びボリシング加工に
より鏡面加工する。かくて、この鏡面加工により上記盛
り上り部分は、主面（３ａ）と面一になるとともに、上
記スプラッシーは完全に除去され、半導体ウェーッ・製
造プロセスにおいて支障を生じることがない半導体ウェ
ーッ・を？ｆ）ることができる。
イシングによりオリフラ面が形成されたインゴットより
本体（１）を切り出す。ついで、この本体（１１の一方
の主面（３Ｒ）のオリフラ面（２）と隣接する部分を研
削加工により帯状に欠切し傾斜面（４）を形成する。し
かして、この傾斜面にレーザ光照射により認識記号（５
）を刻印する。その結果、認識記号（５）近傍に盛り上
りが生じるとともに、場合によっては、主面（３ａ）に
レーザ光により、溶融形成されたスプラッシーが付着す
る。Ｌかして、認識記号（５）刻印後）′、・主面（３
＋）、（３ｂ）をラッピング加工及びボリシング加工に
より鏡面加工する。かくて、この鏡面加工により上記盛
り上り部分は、主面（３ａ）と面一になるとともに、上
記スプラッシーは完全に除去され、半導体ウェーッ・製
造プロセスにおいて支障を生じることがない半導体ウェ
ーッ・を？ｆ）ることができる。
したがって、この主面（３ａ）を基準面とする例えばア
ライメント々どの製造プロセスにおいて誤差を生じるこ
とがなくなシ、製品歩留の向上に寄与する。
ライメント々どの製造プロセスにおいて誤差を生じるこ
とがなくなシ、製品歩留の向上に寄与する。
なお、上記実施例における半導体ウェーハの傾斜面（４
）の代υに、第３図に示すような段差面（６）を形成し
てもよい。また、欠切面形成位置についても、第４図に
示すように、オリフラ面（２）隣接位置以外の端部に円
弧状に欠切面（７）を形成してもよい。
）の代υに、第３図に示すような段差面（６）を形成し
てもよい。また、欠切面形成位置についても、第４図に
示すように、オリフラ面（２）隣接位置以外の端部に円
弧状に欠切面（７）を形成してもよい。
さらに、本発明の半導体ウェーハは、上述のように鏡面
加工前に欠切面を形成して刻印されたものに限定するこ
となく、鏡面加工後、欠切面を形成して、レーザ光によ
り刻印した半導体ウェーハも本発明の要旨の範囲内であ
る。この場合でも、レーザー光照射によシ認識記号を刻
印した際に形成された盛り土シの高さは、主面のレベル
以上となることは、糾とんどないので、アライメントな
どの製造プロセスにおける誤差の発生を防止できる。
加工前に欠切面を形成して刻印されたものに限定するこ
となく、鏡面加工後、欠切面を形成して、レーザ光によ
り刻印した半導体ウェーハも本発明の要旨の範囲内であ
る。この場合でも、レーザー光照射によシ認識記号を刻
印した際に形成された盛り土シの高さは、主面のレベル
以上となることは、糾とんどないので、アライメントな
どの製造プロセスにおける誤差の発生を防止できる。
［発明の効果］
本発明の半導体ウェーハは、一方の主面側周縁部に欠切
面を形成し、この欠切面上にレーザ光により認識記号を
刻印するようＫしたので、かりに刻印部に盛り上がシが
生じても、主面より上例突出するようなことを防止して
、半導体装置の品質及び歩留向上に寄与することができ
る。さらに、本発明の半導体ウェーハの製造方法は、半
導体ウェーハの鏡面加工前に、欠切面にレーザ光により
刻印するようにしたもので、レーザ光照射により形成さ
れた盛り上り及び半導体ウェー・・が溶融して飛散し主
面上に付着したスプラッシュも完全に除去できる格別の
効果を奏する。
面を形成し、この欠切面上にレーザ光により認識記号を
刻印するようＫしたので、かりに刻印部に盛り上がシが
生じても、主面より上例突出するようなことを防止して
、半導体装置の品質及び歩留向上に寄与することができ
る。さらに、本発明の半導体ウェーハの製造方法は、半
導体ウェーハの鏡面加工前に、欠切面にレーザ光により
刻印するようにしたもので、レーザ光照射により形成さ
れた盛り上り及び半導体ウェー・・が溶融して飛散し主
面上に付着したスプラッシュも完全に除去できる格別の
効果を奏する。
第１図は本発明の一実施例の半導体ウェーッ・の平面図
、第２図は第１図のＸ−Ｘ線断面図、第３図及び第４図
は本発明の他の実施例の半導体ウェーハの平面図である
。 （１）・・・本体、 （３ａ）、（３ｂ）・・・主面、
（４）・・・傾斜面、 （６）・・・段差面。
、第２図は第１図のＸ−Ｘ線断面図、第３図及び第４図
は本発明の他の実施例の半導体ウェーハの平面図である
。 （１）・・・本体、 （３ａ）、（３ｂ）・・・主面、
（４）・・・傾斜面、 （６）・・・段差面。
Claims (1)
- 【特許請求の範囲】 ０）薄板状の本体と、この本体の一方の主面の周縁部に
形成された欠切面とを具備することを特徴とする半導体
ウェーハ。 （２Ｊ欠切面は傾斜面であることを特徴とする特許請求
の範囲第１項記載の半導体ウェー−・。 （３）欠切面は段差面であることを特徴とする特許請求
の範囲第２項記載の半導体ウェーハ。 （４）半導体ウェーハの少なくとも一方の主面の周縁部
に欠切面を形成する欠切面形成工程と、上記欠切面忙レ
ーザ光により刻印する刻印工程と、上記刻印工程後に上
記半導体ウェーハの主面を鏡面加工する鏡面加エエ穆と
を具４６Ｈすることを特徴とする半導体ウェー−・の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15243783A JPS6045011A (ja) | 1983-08-23 | 1983-08-23 | 半導体ウエ−ハ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15243783A JPS6045011A (ja) | 1983-08-23 | 1983-08-23 | 半導体ウエ−ハ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045011A true JPS6045011A (ja) | 1985-03-11 |
Family
ID=15540509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15243783A Pending JPS6045011A (ja) | 1983-08-23 | 1983-08-23 | 半導体ウエ−ハ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045011A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5147824A (en) * | 1989-06-26 | 1992-09-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor wafer |
| US6420792B1 (en) * | 1999-09-24 | 2002-07-16 | Texas Instruments Incorporated | Semiconductor wafer edge marking |
| KR100458883B1 (ko) * | 2001-03-21 | 2004-12-03 | 가부시끼가이샤 도시바 | Ｉｄ 마크를 갖는 반도체 웨이퍼, 반도체 장치 제조 장비및 반도체 장치 제조 방법 |
| WO2008151649A1 (en) | 2007-06-13 | 2008-12-18 | Conergy Ag | Method for marking wafers |
-
1983
- 1983-08-23 JP JP15243783A patent/JPS6045011A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5147824A (en) * | 1989-06-26 | 1992-09-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor wafer |
| US6420792B1 (en) * | 1999-09-24 | 2002-07-16 | Texas Instruments Incorporated | Semiconductor wafer edge marking |
| US6710364B2 (en) | 1999-09-24 | 2004-03-23 | Texas Instruments Incorporated | Semiconductor wafer edge marking |
| KR100458883B1 (ko) * | 2001-03-21 | 2004-12-03 | 가부시끼가이샤 도시바 | Ｉｄ 마크를 갖는 반도체 웨이퍼, 반도체 장치 제조 장비및 반도체 장치 제조 방법 |
| WO2008151649A1 (en) | 2007-06-13 | 2008-12-18 | Conergy Ag | Method for marking wafers |
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