JPS61184846A - 化合物半導体基板分割方法 - Google Patents
化合物半導体基板分割方法Info
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- JPS61184846A JPS61184846A JP60025446A JP2544685A JPS61184846A JP S61184846 A JPS61184846 A JP S61184846A JP 60025446 A JP60025446 A JP 60025446A JP 2544685 A JP2544685 A JP 2544685A JP S61184846 A JPS61184846 A JP S61184846A
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- Japan
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- thickness
- semiconductor substrate
- compound semiconductor
- damage layer
- chemical etching
- Prior art date
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板の分割方法に関するものである。
従来化合物半導体基板を分割する方法としては、第２図
（ａ）〜（Ｃ）の方法が一般的である。すなわち、第２
図（ａ）に示すように、厚さ３５０μｍの化合物半導体
基板１を希望の厚さ、例えば１４０μｍ１にするため粒
度φ１２００番の研磨材を用い裏面から研磨する。次に
第２図の）に示すように切りしろ領域をダイヤモンドに
より罫書き線４を入几る。次いで第２図（ｅ）に示すよ
うに罫書き線４の入った基板をローラにより伸開分割し
素子とする。
（ａ）〜（Ｃ）の方法が一般的である。すなわち、第２
図（ａ）に示すように、厚さ３５０μｍの化合物半導体
基板１を希望の厚さ、例えば１４０μｍ１にするため粒
度φ１２００番の研磨材を用い裏面から研磨する。次に
第２図の）に示すように切りしろ領域をダイヤモンドに
より罫書き線４を入几る。次いで第２図（ｅ）に示すよ
うに罫書き線４の入った基板をローラにより伸開分割し
素子とする。
これに対し上記方法の改善方法として第３図（ｊＬ）〜
（ｄ）の方法が開発された。すなわち第３図（ａ）に示
すように厚さ３５０μｍの化合物半導体基板１を希望の
厚さ、例えば１４０μｍ、にするためＨ２ＳＯ４：Ｈ２
Ｏ２：ＨｚＯ系のケミカルエツチング液により裏面から
２１０μｍエツチングする。次に切りしろ領域６以外を
ホトレジスト７により被覆する。次いで第３図（Ｃ）に
示すように基板厚さ分だけ切りしろ領域ヲエッチングす
る。次いでホトレジストを取除くことにより第３図（ｄ
）に示す素子が完成する。
（ｄ）の方法が開発された。すなわち第３図（ａ）に示
すように厚さ３５０μｍの化合物半導体基板１を希望の
厚さ、例えば１４０μｍ、にするためＨ２ＳＯ４：Ｈ２
Ｏ２：ＨｚＯ系のケミカルエツチング液により裏面から
２１０μｍエツチングする。次に切りしろ領域６以外を
ホトレジスト７により被覆する。次いで第３図（Ｃ）に
示すように基板厚さ分だけ切りしろ領域ヲエッチングす
る。次いでホトレジストを取除くことにより第３図（ｄ
）に示す素子が完成する。
近年、化合物半導体基板を用いた素子、（例えばＩＣ１
高出力ＦＥＴＥ）のサイズが大型化する傾向にある。こ
の状態で従来の分割方法を用いると第２図（ａ）〜（Ｃ
）の方法では裏面研磨時には第２図（ａ）に示すように
研磨によるダメージ層３が入り、ダイヤモンドによる罫
書き線を入几る工程では第２図（ｂ）に示すようにダイ
ヤモンドによる罫書きによるダメージ層５が残ることに
なり、こｎが原因で組立中又は組立後の温度サイクル等
による素子割ｎを生ずる欠点がある。
高出力ＦＥＴＥ）のサイズが大型化する傾向にある。こ
の状態で従来の分割方法を用いると第２図（ａ）〜（Ｃ
）の方法では裏面研磨時には第２図（ａ）に示すように
研磨によるダメージ層３が入り、ダイヤモンドによる罫
書き線を入几る工程では第２図（ｂ）に示すようにダイ
ヤモンドによる罫書きによるダメージ層５が残ることに
なり、こｎが原因で組立中又は組立後の温度サイクル等
による素子割ｎを生ずる欠点がある。
この方法の改善方法として示した第３図（ａ）〜（ｄ）
の方法によれば機械的衝撃によるダメージは避けられる
のが、ケミカルエツチング液により裏面からエツチング
して行くと基板中央と外周のエツチングスピードが異な
り第３図（ａ） Ｋ示すように外周が薄くなり外周部が
欠は易く以後工程で取り扱いにくくなる。その後切りし
ろ領域で基板厚さ分をエツチングすると第３図（ｅ）に
示すように、厚さと同程度の距離に嘴方向にもエツチン
グさｎｌ エツチング領域を多く必要（例えば１４０μ
ｍエツチングに対し切りしろ領域プラス２８０μｍ）と
し、素子収率が極端に下がるという問題がある。
の方法によれば機械的衝撃によるダメージは避けられる
のが、ケミカルエツチング液により裏面からエツチング
して行くと基板中央と外周のエツチングスピードが異な
り第３図（ａ） Ｋ示すように外周が薄くなり外周部が
欠は易く以後工程で取り扱いにくくなる。その後切りし
ろ領域で基板厚さ分をエツチングすると第３図（ｅ）に
示すように、厚さと同程度の距離に嘴方向にもエツチン
グさｎｌ エツチング領域を多く必要（例えば１４０μ
ｍエツチングに対し切りしろ領域プラス２８０μｍ）と
し、素子収率が極端に下がるという問題がある。
本発明は、上記欠点ｔＳ決するためのものであり、素子
にダメージの残らない化合物半導体基板分割方法を提供
することを目的とする。
にダメージの残らない化合物半導体基板分割方法を提供
することを目的とする。
本発明の化合物半導体基板分割方法は、化合物半導体基
板の裏面を希望仕上げ厚さより厚く研磨した後、研磨面
を希望仕上げ厚さまでケミカルエツチングする工程と、
該化合物半導体基板表面の切りしろ領域外をホトレジス
トで覆う工程と、切りしろ領域を研削した後、該研削部
をケミカルエツチングする工程とを含んで構成さする。
板の裏面を希望仕上げ厚さより厚く研磨した後、研磨面
を希望仕上げ厚さまでケミカルエツチングする工程と、
該化合物半導体基板表面の切りしろ領域外をホトレジス
トで覆う工程と、切りしろ領域を研削した後、該研削部
をケミカルエツチングする工程とを含んで構成さする。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めに工程順に示した断面図である。
めに工程順に示した断面図である。
まず第１図（ａ）に示すように、化合物半導体基板ｌ′
Ｉｒ″′希望仕上げ厚さ十研磨ダメージ層深さ＋１０μ
ｍ’の厚さまで粒度φ１２００番研磨材を用いて裏面か
ら研磨する。しかるときは研磨面２から約６０μｍのダ
メージ層３が入る。
Ｉｒ″′希望仕上げ厚さ十研磨ダメージ層深さ＋１０μ
ｍ’の厚さまで粒度φ１２００番研磨材を用いて裏面か
ら研磨する。しかるときは研磨面２から約６０μｍのダ
メージ層３が入る。
次に、第１図（ｂ）に示すように、研磨ダメージ層３に
１０μｍ追加した厚さだけケミカルエツチングする。こ
のエツチングにより研磨によるダメージ層が取り除かｎ
る。又第３図（ａ）〜（ｄ）に示した従来方法と異なり
、裏面のケミカルエツチング量が約７０μｍ８［でよい
ので基板外周エッヂが極端に薄くならず、カケも発生し
にくく、後工程での取り扱いが容易である。
１０μｍ追加した厚さだけケミカルエツチングする。こ
のエツチングにより研磨によるダメージ層が取り除かｎ
る。又第３図（ａ）〜（ｄ）に示した従来方法と異なり
、裏面のケミカルエツチング量が約７０μｍ８［でよい
ので基板外周エッヂが極端に薄くならず、カケも発生し
にくく、後工程での取り扱いが容易である。
次に、第１図（Ｃ）に示すように、切りしろ領域６以外
をホトレジスト７に、Ｌり覆う。
をホトレジスト７に、Ｌり覆う。
次に、第１図（ｄ）に示すように、切りしろ領域内をグ
イサー用プレート責粒度す４０００番）を用いて第１図
（ｅ）の状態の基板の深さより１０μｍ少なめに切削す
る。８はその切削溝である。この切削により切削ダメー
ジ層９が約１０μｍ入る。
イサー用プレート責粒度す４０００番）を用いて第１図
（ｅ）の状態の基板の深さより１０μｍ少なめに切削す
る。８はその切削溝である。この切削により切削ダメー
ジ層９が約１０μｍ入る。
次に、第１図（ｄ）に示すように、ケミカルエツチング
により切削ダメージ層９の深さに約５μｍ追加した厚さ
だけエツチング除去する。こｎにより切削によるダメー
ジ層９が取り除かすると同時に素子が分割さｎる。
により切削ダメージ層９の深さに約５μｍ追加した厚さ
だけエツチング除去する。こｎにより切削によるダメー
ジ層９が取り除かすると同時に素子が分割さｎる。
次に、ホトレジストアを取り除くことにより第１図（ｅ
）に示すような素子が完成する。
）に示すような素子が完成する。
以上説明したように、本発明によｎば、素子収率をほと
んど下げることなく、素子にはダメージを残さず、後の
組立工程中又は組立後の温度サイクル等による素子割れ
の発生を低減することができる。
んど下げることなく、素子にはダメージを残さず、後の
組立工程中又は組立後の温度サイクル等による素子割れ
の発生を低減することができる。
第１＋ｆｌ（ａ）〜（ｆ）は本発明の一実施例を説明す
るために工程順に示した断面図、第２図（ａ）〜（ｅ）
は従来の化合物半導体基板分割方法を説明するために工
程順に示した断面図、第３図（ａ）〜（ｄ）は従来の第
２図（ａ）〜（ｅ）に示した方法の改良方法を説明する
ために工程順に示した断面図である。 １・・・・・・化合物半導体基板、２・・・・・・研磨
面、３・・・・・・研磨によるダメージ層、４・・・・
・・ダイヤモンドによる罫書き線、５・・・・・・ダイ
ヤモンド罫書きによるダメージ層、６・・・・・・切り
しろ領域、７・・・・・・ホトレジスト、８・・・・・
・切削溝、９・・・・・・切削ダメージ層、１０・・・
・・・切削ダメージ層のケミカルエツチング部。 第１図
るために工程順に示した断面図、第２図（ａ）〜（ｅ）
は従来の化合物半導体基板分割方法を説明するために工
程順に示した断面図、第３図（ａ）〜（ｄ）は従来の第
２図（ａ）〜（ｅ）に示した方法の改良方法を説明する
ために工程順に示した断面図である。 １・・・・・・化合物半導体基板、２・・・・・・研磨
面、３・・・・・・研磨によるダメージ層、４・・・・
・・ダイヤモンドによる罫書き線、５・・・・・・ダイ
ヤモンド罫書きによるダメージ層、６・・・・・・切り
しろ領域、７・・・・・・ホトレジスト、８・・・・・
・切削溝、９・・・・・・切削ダメージ層、１０・・・
・・・切削ダメージ層のケミカルエツチング部。 第１図
Claims (1)
- 化合物半導体基板の裏面を希望仕上げ厚さより厚く研
摩した後、研摩面を希望仕上げ厚さまでケミカルエッチ
ングする工程と、該化合物半導体基板表面の切りしろ領
域外をホトレジストで覆う工程と、切りしろ領域を研削
したる後、該研削部をケミカルエッチングする工程とを
含むことを特徴とする化合物半導体基板割方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025446A JPS61184846A (ja) | 1985-02-13 | 1985-02-13 | 化合物半導体基板分割方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025446A JPS61184846A (ja) | 1985-02-13 | 1985-02-13 | 化合物半導体基板分割方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184846A true JPS61184846A (ja) | 1986-08-18 |
Family
ID=12166230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025446A Pending JPS61184846A (ja) | 1985-02-13 | 1985-02-13 | 化合物半導体基板分割方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184846A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003058697A1 (fr) * | 2001-12-28 | 2003-07-17 | Disco Corporation | Procede de fabrication d'une microplaquete semi-conductrice |
-
1985
- 1985-02-13 JP JP60025446A patent/JPS61184846A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003058697A1 (fr) * | 2001-12-28 | 2003-07-17 | Disco Corporation | Procede de fabrication d'une microplaquete semi-conductrice |
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