JPS6042559B2 - ピ−クホ−ルド回路 - Google Patents
ピ−クホ−ルド回路Info
- Publication number
- JPS6042559B2 JPS6042559B2 JP53062697A JP6269778A JPS6042559B2 JP S6042559 B2 JPS6042559 B2 JP S6042559B2 JP 53062697 A JP53062697 A JP 53062697A JP 6269778 A JP6269778 A JP 6269778A JP S6042559 B2 JPS6042559 B2 JP S6042559B2
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- JP
- Japan
- Prior art keywords
- output
- circuit
- code
- latch circuit
- becomes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
テープレコーダにおいて記録される音声信号のレベルを
検出したり、温度や湿度や気圧を測定するなど、アナロ
グ値を検出・測定する場合、そのアナログ値のそれまで
の（以前の）最大値あるいは最小値を検出して保持して
おきたい場合がある。
検出したり、温度や湿度や気圧を測定するなど、アナロ
グ値を検出・測定する場合、そのアナログ値のそれまで
の（以前の）最大値あるいは最小値を検出して保持して
おきたい場合がある。
そのために、従来は、ホールド用のコンデンサを設け
、最大値あるいは最小値をアナログ値のままこのコンデ
ンサで保持するという方法がとられていた。しかしなが
ら、この方法は、保持できる時間に限界があり、また大
容量のコンデンサを充電するために充電の遅れなどがあ
つて精度が悪く、ＩＣ化も困難であるなど、種々の欠点
がある。
、最大値あるいは最小値をアナログ値のままこのコンデ
ンサで保持するという方法がとられていた。しかしなが
ら、この方法は、保持できる時間に限界があり、また大
容量のコンデンサを充電するために充電の遅れなどがあ
つて精度が悪く、ＩＣ化も困難であるなど、種々の欠点
がある。
そのため、入力のアナログ値を２進コードに変換し、最
大値あるいは最小値を２進コードの状態で保持する方法
が考えられる。
大値あるいは最小値を２進コードの状態で保持する方法
が考えられる。
この発明は、これを実現した回路を提供するもので、最
大値あるいは最小値を永久に保持し続けることができ、
精度が高く、高速動作が可能で、ＩＣ化が容易で、構成
も簡潔にできるものである。
大値あるいは最小値を永久に保持し続けることができ、
精度が高く、高速動作が可能で、ＩＣ化が容易で、構成
も簡潔にできるものである。
第１図は、この発明によるピークホールド回路で、端子
１からの入力アナログ値がＡ−Ｄ変換器１０に供給され
てたとえば４ビットのパラレルな２進コードに変換され
、この２進コードがパラレルコードのままラッチ回路２
０に供給される。
１からの入力アナログ値がＡ−Ｄ変換器１０に供給され
てたとえば４ビットのパラレルな２進コードに変換され
、この２進コードがパラレルコードのままラッチ回路２
０に供給される。
そして、ラッチ回路２０からの２進コードとＡ−Ｄ変換
器１０からの２進コードがそれぞれパラレルコードのま
まデジタル比較器３０に供給されて、２通りの２進コー
ドのうちいずれが大きいかが検出され、その検出出力が
ラッチ回路３０にそのラッチ動作の制御信号として供給
される。ラッチ回路２０に対してはリセット回路が設け
られるものＪで、５０はそのリセット用スイッチである
。ラッチ回路２０は、たとえば、これに与えられる制御
信号が「１」（ハイレベル）のときＡ−Ｄ変換器１０か
らの２進コードがラッチされ、「Ｏ」（ローレベル）の
ときはラッチされないよう；に構成される。そして、こ
のピークホールド回路をそれまでの（以前の）最大値を
保持するものとする場合には、ラッチ回路２０が上述の
ように構成されるとき、デジタル比較器３０は、Ａ−Ｄ
変換器１０の出力コードがラッチ回路２０の出力コード
より大きいときその検出出力がｒ１ョとなり、ラッチ回
路２０の出力コードがＡ−Ｄ変換器１０の出力コードよ
り大きいときその検出出力が１０Ｊとなるように構成さ
れる。また、このようにそれまでの最大値を保持するも
のとする場合、最初リセット用スイッチ５０を瞬間的に
オンしたとき、ラッチ回路２０の出力コードが強制的に
最小値を表わすコードすなわち正論理の場合であれば〔
００００〕になるように構成される。したがつて、この
ようにラッチ回路２０の出力コードが最小値を表わすも
のとされた状態で、次にＡ−Ｄ変換器１０から出力コー
ドが得られると、デジタル比較器３０でラッチ回路２０
の出力コードとこのＡ−Ｄ変換器１０の出力コードが比
較され、Ａ−Ｄ変換器１０の出力コードの方が大きいと
きは、デジタル比較器３０の出力力ばＬとなり、ラッチ
回路２０においてこのときＡ−Ｄ変換器１０の出力コー
ドがラッチされて、新たに記憶される。次に、Ａ−Ｄ変
換器１０から前の入力アナログ値に対して小さい入力ア
ナログ値を表わす出力コードが得られると、デジタル比
較器３０の出力がＲＯＪとなり、ラッチ回路２０はラッ
チ動作を行なわず、前のコードがそのまま保持される。
このようにして、ラッチ回路２０の出力コードとして入
力アナログ値のそれまでの（以前の）最大値を表わすコ
ードが得られる。
器１０からの２進コードがそれぞれパラレルコードのま
まデジタル比較器３０に供給されて、２通りの２進コー
ドのうちいずれが大きいかが検出され、その検出出力が
ラッチ回路３０にそのラッチ動作の制御信号として供給
される。ラッチ回路２０に対してはリセット回路が設け
られるものＪで、５０はそのリセット用スイッチである
。ラッチ回路２０は、たとえば、これに与えられる制御
信号が「１」（ハイレベル）のときＡ−Ｄ変換器１０か
らの２進コードがラッチされ、「Ｏ」（ローレベル）の
ときはラッチされないよう；に構成される。そして、こ
のピークホールド回路をそれまでの（以前の）最大値を
保持するものとする場合には、ラッチ回路２０が上述の
ように構成されるとき、デジタル比較器３０は、Ａ−Ｄ
変換器１０の出力コードがラッチ回路２０の出力コード
より大きいときその検出出力がｒ１ョとなり、ラッチ回
路２０の出力コードがＡ−Ｄ変換器１０の出力コードよ
り大きいときその検出出力が１０Ｊとなるように構成さ
れる。また、このようにそれまでの最大値を保持するも
のとする場合、最初リセット用スイッチ５０を瞬間的に
オンしたとき、ラッチ回路２０の出力コードが強制的に
最小値を表わすコードすなわち正論理の場合であれば〔
００００〕になるように構成される。したがつて、この
ようにラッチ回路２０の出力コードが最小値を表わすも
のとされた状態で、次にＡ−Ｄ変換器１０から出力コー
ドが得られると、デジタル比較器３０でラッチ回路２０
の出力コードとこのＡ−Ｄ変換器１０の出力コードが比
較され、Ａ−Ｄ変換器１０の出力コードの方が大きいと
きは、デジタル比較器３０の出力力ばＬとなり、ラッチ
回路２０においてこのときＡ−Ｄ変換器１０の出力コー
ドがラッチされて、新たに記憶される。次に、Ａ−Ｄ変
換器１０から前の入力アナログ値に対して小さい入力ア
ナログ値を表わす出力コードが得られると、デジタル比
較器３０の出力がＲＯＪとなり、ラッチ回路２０はラッ
チ動作を行なわず、前のコードがそのまま保持される。
このようにして、ラッチ回路２０の出力コードとして入
力アナログ値のそれまでの（以前の）最大値を表わすコ
ードが得られる。
このピークホールド回路をそれまでの（以前の）最小値
を保持するものとする場合には、ラッチ回路２０が上述
のように構成されるとき、デジタル比較器３０が逆に、
Ａ−Ｄ変換器１０の出力コードがラッチ回路２０の出力
コードより小さいときその検出出力がｒ１ョとなり、ラ
ッチ回路２０の出力コードがＡ−Ｄ変換器１０の出力コ
ードより小さいときその検出出力がＲＯＪとなるように
構成され、また、最初リセット用スイッチ５０を瞬時的
にオンにしたとき、ラッチ回路２０の出力コードが強制
的に最大値を表わすコードすなわち正論理の場合であれ
ば〔１１１１）になるように構・成されればよい。
を保持するものとする場合には、ラッチ回路２０が上述
のように構成されるとき、デジタル比較器３０が逆に、
Ａ−Ｄ変換器１０の出力コードがラッチ回路２０の出力
コードより小さいときその検出出力がｒ１ョとなり、ラ
ッチ回路２０の出力コードがＡ−Ｄ変換器１０の出力コ
ードより小さいときその検出出力がＲＯＪとなるように
構成され、また、最初リセット用スイッチ５０を瞬時的
にオンにしたとき、ラッチ回路２０の出力コードが強制
的に最大値を表わすコードすなわち正論理の場合であれ
ば〔１１１１）になるように構・成されればよい。
第２図は、この発明によるピークホールド回路の具体例
で、最大値を保持する場合で、同時に、発光ダイオード
を複数個棒状に配した表示部を設けて、最大値を点状に
表示するとともに、入力アナログ値を棒グラフ状に表示
するようにしたものである。
で、最大値を保持する場合で、同時に、発光ダイオード
を複数個棒状に配した表示部を設けて、最大値を点状に
表示するとともに、入力アナログ値を棒グラフ状に表示
するようにしたものである。
すなわち、ラッチ回路２０は、各ビットごとのラッチ回
路２０上１２０−２、２０−３及び２０−Ｍで構成され
、その各々は、ラッチの開閉用のスイッチ回路２１と、
保持用のスイッチ回路２２と、３つのインバータ２３，
２４及び２５とからなつており、これにリセット用のス
イッチ回路１２６が付加されている。
路２０上１２０−２、２０−３及び２０−Ｍで構成され
、その各々は、ラッチの開閉用のスイッチ回路２１と、
保持用のスイッチ回路２２と、３つのインバータ２３，
２４及び２５とからなつており、これにリセット用のス
イッチ回路１２６が付加されている。
デジタル比較器３０は、イクスクルーシブノア回路３１
，３２及び３３と、アンド回路３４，３５，３６及び３
７と、ノア回路３８と、インバータ３９と、アンド回路
４０及び４２とからなつている。そして、各ラッチ回路
２０上１２０−２、２０−３及び２０−Ｍのインバータ
２５から得られる出力コードが４ビット１６ラインのデ
コーダ６０に供給され、このデコーダ６０の各ラインＡ
１、〜、 ・・・・Ａｌ５、Ａｌ６の出力がアンド回路
Ｄ１、Ｄ２、・・・・Ｄｌ５、Ｄｌ６に供給される。
，３２及び３３と、アンド回路３４，３５，３６及び３
７と、ノア回路３８と、インバータ３９と、アンド回路
４０及び４２とからなつている。そして、各ラッチ回路
２０上１２０−２、２０−３及び２０−Ｍのインバータ
２５から得られる出力コードが４ビット１６ラインのデ
コーダ６０に供給され、このデコーダ６０の各ラインＡ
１、〜、 ・・・・Ａｌ５、Ａｌ６の出力がアンド回路
Ｄ１、Ｄ２、・・・・Ｄｌ５、Ｄｌ６に供給される。
一方、Ａ−Ｄ変換器１０からの２進コードが４ビット１
６ラインのデコーダ７０に供給され、このデコーダ７０
の各ライン伐、Ｂ２、 ・・・・Ｂｌ５、Ｂ１の出力の
うちラインＢｌ６の出力を除いたものがアンド回路Ｃ１
、Ｃ２、 ・・・・Ｃｌ５に供給され、アンド回路Ｃ２
の出力がアンド回路Ｃ１に、・・・・アンド回路Ｃｌ５
の出力がアンド回路Ｃｌ４に、というように、上段のア
ンド回路の出力がすぐ下段のアンド回路に供給され、ま
たラインＢｌ６の出力がアンド回路Ｃｌ５に供給され、
アンド回路Ｃ１、Ｃ２、 ・・・・Ｃｌ５の出力及びラ
インＢｌ６の出力が上述のアンド回路Ｄ１、Ｄ２、 ・
・・・Ｄｌ５及びＤｌ６に供給される。そして、このア
ンド回路Ｄ１、Ｄ２、・・・・Ｄｌ５、Ｄｌ６の出力側
と電源端子との間に、発光ダイオードＬ１、し、・・・
・Ｌｌ５、Ｌｌ６と保持用抵抗Ｒ１、Ｒ２、・・・・Ｒ
ｌ５、Ｒｌ６の直列回路が接続される。これら発光ダイ
オードＬ，．Ｌ２、 ・・・・Ｌｌ５、Ｌｌ６は、上述
のように棒状に一列に配置されたものである。そして、
最初リセット用スイッチ５０を瞬間的にオンにすると、
インバータ５１の入力がＲＯＪ、出力がＲｌＪとなつて
、各ラッチ回路２０上１２０−２、２０−３及び２０−
Ｍにおいて、スイッチ回路２６がオンとなつて、強制的
に、インバータ２３の入力が１０．ｊ．出力がＲｌ３イ
ンバータ２５の出力がＲＯョとなつて、ラッチ回路２０
の出力コードは上述のように最小値を表わすコードにさ
れる。
６ラインのデコーダ７０に供給され、このデコーダ７０
の各ライン伐、Ｂ２、 ・・・・Ｂｌ５、Ｂ１の出力の
うちラインＢｌ６の出力を除いたものがアンド回路Ｃ１
、Ｃ２、 ・・・・Ｃｌ５に供給され、アンド回路Ｃ２
の出力がアンド回路Ｃ１に、・・・・アンド回路Ｃｌ５
の出力がアンド回路Ｃｌ４に、というように、上段のア
ンド回路の出力がすぐ下段のアンド回路に供給され、ま
たラインＢｌ６の出力がアンド回路Ｃｌ５に供給され、
アンド回路Ｃ１、Ｃ２、 ・・・・Ｃｌ５の出力及びラ
インＢｌ６の出力が上述のアンド回路Ｄ１、Ｄ２、 ・
・・・Ｄｌ５及びＤｌ６に供給される。そして、このア
ンド回路Ｄ１、Ｄ２、・・・・Ｄｌ５、Ｄｌ６の出力側
と電源端子との間に、発光ダイオードＬ１、し、・・・
・Ｌｌ５、Ｌｌ６と保持用抵抗Ｒ１、Ｒ２、・・・・Ｒ
ｌ５、Ｒｌ６の直列回路が接続される。これら発光ダイ
オードＬ，．Ｌ２、 ・・・・Ｌｌ５、Ｌｌ６は、上述
のように棒状に一列に配置されたものである。そして、
最初リセット用スイッチ５０を瞬間的にオンにすると、
インバータ５１の入力がＲＯＪ、出力がＲｌＪとなつて
、各ラッチ回路２０上１２０−２、２０−３及び２０−
Ｍにおいて、スイッチ回路２６がオンとなつて、強制的
に、インバータ２３の入力が１０．ｊ．出力がＲｌ３イ
ンバータ２５の出力がＲＯョとなつて、ラッチ回路２０
の出力コードは上述のように最小値を表わすコードにさ
れる。
次にＡ−Ｄ変換器１０から出力コードが得られると、こ
れがラッチ回路２０の出力コードより大きければ、デジ
タル比較器３０のノア回路３８の出力がＲＯョ、インバ
ータ３９の出力がＲｌＪとなり、このとき、インバータ
５１の入力がｒ１、出力がＲＯ．ｊ．インバータ５２の
出力がｒ１ョであるから、アンド回路４１の出力がｒ１
ぁアンド回路４２の出力がＲＯＪとなつて、各ラッチ回
路２０上１２０−２、２０−３及び２０−Ｍにおいて、
スイッチ回路２１がオン、スイッチ回路２２がオフとな
つて、このときのＡ一Ｄ変換器１０の出力コードがラッ
チされる。
れがラッチ回路２０の出力コードより大きければ、デジ
タル比較器３０のノア回路３８の出力がＲＯョ、インバ
ータ３９の出力がＲｌＪとなり、このとき、インバータ
５１の入力がｒ１、出力がＲＯ．ｊ．インバータ５２の
出力がｒ１ョであるから、アンド回路４１の出力がｒ１
ぁアンド回路４２の出力がＲＯＪとなつて、各ラッチ回
路２０上１２０−２、２０−３及び２０−Ｍにおいて、
スイッチ回路２１がオン、スイッチ回路２２がオフとな
つて、このときのＡ一Ｄ変換器１０の出力コードがラッ
チされる。
このラッチされた出力コードが入力アナログ値のたとえ
ば１４の値に対応するものであれば、デコーダ６０のラ
インＡｌ４の出力のみがＲＯＪとなり、他のラインの出
力は０しとなる。一方、このようにＡ−Ｄ変換器１０の
出力コードが入力アナログ値の１４の値に対応するもの
であれば、デコーダ７０のラインＢｌ４の出力のみがＲ
ＯＪとなり、他のラインの出力はＲｌＪとなり、したが
つてアンド回路Ｃ１、Ｃ２、 ・・・・Ｃｌ４の出力が
ＲＯョとなり、アンド回路Ｃｌ５の出力は１しとなる。
ば１４の値に対応するものであれば、デコーダ６０のラ
インＡｌ４の出力のみがＲＯＪとなり、他のラインの出
力は０しとなる。一方、このようにＡ−Ｄ変換器１０の
出力コードが入力アナログ値の１４の値に対応するもの
であれば、デコーダ７０のラインＢｌ４の出力のみがＲ
ＯＪとなり、他のラインの出力はＲｌＪとなり、したが
つてアンド回路Ｃ１、Ｃ２、 ・・・・Ｃｌ４の出力が
ＲＯョとなり、アンド回路Ｃｌ５の出力は１しとなる。
したがつて、アンド回路Ｄ，、Ｄ２、 ・・・・Ｄｌ５
、Ｄｌ６のうち、アンド回路Ｄ１、Ｄ２、 ・・・・Ｄ
ｌ４の出力が１０ョとなり、発光ダイオードＬ１、！、
Ｌｌ５、Ｌｌ４が点灯する。
、Ｄｌ６のうち、アンド回路Ｄ１、Ｄ２、 ・・・・Ｄ
ｌ４の出力が１０ョとなり、発光ダイオードＬ１、！、
Ｌｌ５、Ｌｌ４が点灯する。
この状態は、第３図に示す通りで、斜線で示すように、
このときの入力アナログ値が棒グラフ状に表示される。
このときの入力アナログ値が棒グラフ状に表示される。
次に、Ａ−Ｄ変換器１０から前の入力アナログ値に対し
て小さい入力アナログ値を表わすコードが得られると、
デジタル比較器３０のノア回路３８の出力がｒ１ぁイン
バータ３９の出力がＲＯＪとなり、アンド回路４１の出
力がＲＯぁアンド回路４２の出力げＲｌＪとなつて、各
ラッチ回路２０上１２０−２、２０−３及び２０−Ｍに
おいて、スイッチ回路２１がオフ、スイッチ回路２２が
オンとなつて、ラッチ動作がなされず、前のコードがそ
のまま保持される。
て小さい入力アナログ値を表わすコードが得られると、
デジタル比較器３０のノア回路３８の出力がｒ１ぁイン
バータ３９の出力がＲＯＪとなり、アンド回路４１の出
力がＲＯぁアンド回路４２の出力げＲｌＪとなつて、各
ラッチ回路２０上１２０−２、２０−３及び２０−Ｍに
おいて、スイッチ回路２１がオフ、スイッチ回路２２が
オンとなつて、ラッチ動作がなされず、前のコードがそ
のまま保持される。
したがつて、このときも、デコーダ６０のラインＡｌ４
の出力のみがＲＯＪとなり、他のラインの出力はＲｌＪ
となる。一方、このようにＡ−Ｄ変換器１０の出力コー
ドが前の入力アナログ値に対して小さいたとえば２の値
に対応するものであれば、デコーダ７０のライン■の出
力のみがＲＯＪとなり、他のラインの出力はＲｌＪとな
り、したがつてアンド回路Ｃ１及びＣ２の出力がＲＯＪ
となり、アンド回路Ｃ３、 ・・・・Ｃｌ５の出力はＲ
ｌＪとなる。
の出力のみがＲＯＪとなり、他のラインの出力はＲｌＪ
となる。一方、このようにＡ−Ｄ変換器１０の出力コー
ドが前の入力アナログ値に対して小さいたとえば２の値
に対応するものであれば、デコーダ７０のライン■の出
力のみがＲＯＪとなり、他のラインの出力はＲｌＪとな
り、したがつてアンド回路Ｃ１及びＣ２の出力がＲＯＪ
となり、アンド回路Ｃ３、 ・・・・Ｃｌ５の出力はＲ
ｌＪとなる。
したがつて、アンド回路Ｄ１、Ｄ２、 ・・・・Ｄｌ５
、Ｄｌ６のうちアンド回路Ｄ１及びＤ２とアンド回路Ｄ
ｌ４の出力がＲＯョとなり、発光タイオードレ、″し、
及びＬｌ４が点灯する。この状態は、第４図に示す通り
で、斜線で示すように、それまでの（以前の）最大値が
点状に表示されるとともに、このときの入力アナログ値
が棒グラフ状に表示される。
、Ｄｌ６のうちアンド回路Ｄ１及びＤ２とアンド回路Ｄ
ｌ４の出力がＲＯョとなり、発光タイオードレ、″し、
及びＬｌ４が点灯する。この状態は、第４図に示す通り
で、斜線で示すように、それまでの（以前の）最大値が
点状に表示されるとともに、このときの入力アナログ値
が棒グラフ状に表示される。
この発明によれば、最大値あるいは最小値を２進コード
の状態で保持しておくものであるから、永久に保持し続
けることができ、精度も高く、高速動作が可能で、ＩＣ
化も容易になり、構成も簡潔にできるという顕著な利点
がある。
の状態で保持しておくものであるから、永久に保持し続
けることができ、精度も高く、高速動作が可能で、ＩＣ
化も容易になり、構成も簡潔にできるという顕著な利点
がある。
第１図はこの発明の回路の系統図、第２図は具体例の接
続図、第３図及び第４図はその説明のための図である。
続図、第３図及び第４図はその説明のための図である。
Claims (1)
- １ 入力のアナログ値を２進コードに変換するＡ−Ｄ変
換器と、この２進コードをラッチするラッチ回路と、こ
のラッチされた２進コードと次に入力されたアナログ値
に対応する２進コードとを比較していずれが大きいかを
検出し、その検出出力で上記ラッチ回路を開閉するデジ
タル比較器と、上記ラッチ回路の出力を強制的に出力を
強制的に最小値あるいは最大値を表わすコードにするリ
セット回路とを有し、上記ラッチ回路の出力として入力
アナログ値のそれまでの最大値あるいは最小値を表わす
コードが得られるピークホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53062697A JPS6042559B2 (ja) | 1978-05-25 | 1978-05-25 | ピ−クホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53062697A JPS6042559B2 (ja) | 1978-05-25 | 1978-05-25 | ピ−クホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54153544A JPS54153544A (en) | 1979-12-03 |
| JPS6042559B2 true JPS6042559B2 (ja) | 1985-09-24 |
Family
ID=13207736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53062697A Expired JPS6042559B2 (ja) | 1978-05-25 | 1978-05-25 | ピ−クホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042559B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02259473A (ja) * | 1989-03-31 | 1990-10-22 | Yokogawa Electric Corp | 最大値測定回路 |
-
1978
- 1978-05-25 JP JP53062697A patent/JPS6042559B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54153544A (en) | 1979-12-03 |
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