JPS604236A - Manufacture of semiconductor device - Google Patents
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- JPS604236A JPS604236A JP11203983A JP11203983A JPS604236A JP S604236 A JPS604236 A JP S604236A JP 11203983 A JP11203983 A JP 11203983A JP 11203983 A JP11203983 A JP 11203983A JP S604236 A JPS604236 A JP S604236A
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法にかがり、特に高密度
集積化を可能にする。ゲート幅の小さいMO8型半導体
装置を積度良く製造することを容易とした半導体装置の
製造方法に11.1する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor device, and particularly enables high-density integration. 11.1 is a method for manufacturing a semiconductor device that facilitates manufacturing an MO8 type semiconductor device with a small gate width with good stacking capacity.
MO8O8型半導体装置型化に伴って、その製造上の制
約は、所定の寸法に対して、精度良く。As the MO8O8 type semiconductor device becomes more popular, the manufacturing constraints are such that it has to be made with high accuracy within a predetermined dimension.
製造することを困難にする。その理由を第1図及び第2
図を用いて説明する。第1図はN1O8型半導体装置の
平面構造を示す。この図はシリコン基板6の活性領域に
ソース領域1.ドレイン領域2゜を設け、ゲート絶縁膜
を介してゲート「ル倹3′f:設けていることを示して
いる。そしてゲート電極の巾を5で、ゲート長を4で示
している。make it difficult to manufacture. The reason is shown in Figures 1 and 2.
This will be explained using figures. FIG. 1 shows a planar structure of an N1O8 type semiconductor device. This figure shows a source region 1 in the active region of a silicon substrate 6. It is shown that a drain region 2° is provided and a gate is provided through a gate insulating film.The width of the gate electrode is shown as 5, and the gate length is shown as 4.
第2図(a)〜(g)は、第1図に示すMO8型半導体
装置の製造方法の断面図を従来おこなわれてきた方法に
基づいて、その工程順に示したものであり。FIGS. 2(a) to 2(g) are cross-sectional views of a method for manufacturing the MO8 type semiconductor device shown in FIG. 1, showing the steps in the order of steps based on the conventional method.
第2図・(f)は第1図のA−A’で示した11ノア面
の構造を示し、第2図(g)は、第1図のB −B’で
示した断面の構造を示す。Figure 2 (f) shows the structure of the 11 Noah plane shown at A-A' in Figure 1, and Figure 2 (g) shows the structure of the cross section shown at B-B' in Figure 1. show.
第2図(a)で示すように、−々i・電型単結晶シリコ
ン基板11(以下シリコン基板11と略す)の−主表面
上に酸化シリコン膜15を形成し、引き続いて1例えは
、窒化シリコンのようなシリコン基板の高温熱酸化に対
して、711酸化性の物*16を被着する。さらにその
後フォトレジスト12を形成する。As shown in FIG. 2(a), a silicon oxide film 15 is formed on the main surface of an i-type single crystal silicon substrate 11 (hereinafter abbreviated as silicon substrate 11), and then, for example, For high temperature thermal oxidation of silicon substrates such as silicon nitride, 711 oxidizing material *16 is deposited. Furthermore, a photoresist 12 is then formed.
その後% E’!42図(blに示すように、公知のフ
ォトエツチング技術を用いて、前記シリコン基板ll上
の酸化シリコン膜15上の窒化シリコン膜16の所定の
場所にのみ前記フォトレジスト12を残し、それ以外の
場所のフォトレジストを除去するそれらをそれぞれ12
a、12b、12cとする。Then %E'! As shown in FIG. 42 (bl), using a known photoetching technique, the photoresist 12 is left only at a predetermined location of the silicon nitride film 16 on the silicon oxide film 15 on the silicon substrate 11, and the other parts are etched. Remove the photoresist in place 12 each
a, 12b, and 12c.
次いで、第2図(C)に示すように、前記フォトレジス
ト12a、12b、12cをマスクにして公知のエツチ
ング法によりbIJ記窒化シリコン膜16を所定の場所
にのみ残し、それぞれ16a、16b、16cとし他を
除去する。Next, as shown in FIG. 2C, using the photoresists 12a, 12b, and 12c as masks, a known etching method is performed to leave the bIJ silicon nitride film 16 only at predetermined locations, and etching the silicon nitride film 16a, 16b, and 16c, respectively. and remove the others.
その後、前記フォトレジスト12a、12b。After that, the photoresist 12a, 12b.
12cを除去した後装置全体を高温酸化性雰囲気中にさ
らすことにより、前記窒化シリコン膜16a、16b、
16cで被われた場所を除いて、前記シリコン基板11
の表田1は、厚い[3)化シリコン膜で被われる。それ
をHzl示すると、5ts2図(d)のようになり、こ
こで143,14bがそれぞれ、上記厚い酸化シリコン
基板に相当する。After removing the silicon nitride films 16a, 16b, the entire device is exposed to a high temperature oxidizing atmosphere.
The silicon substrate 11 except for the area covered by 16c
The front surface 1 is covered with a thick [3] silicon film. When expressed in Hzl, it becomes as shown in 5ts2 figure (d), where 143 and 14b correspond to the thick silicon oxide substrate, respectively.
さらに、引きh光き、化2図(e)に示すように、前記
窒化シリコン膜16 a、16 b、16 cを除去す
る。すなわち、第2図(e)において図示されている前
記厚い1β化シリコン膜14a、14bが形成されてい
る領域13 a、13 bは素子量分^1[絶I呟領域
であり、それらの領域にはさまれた場ノツ「が素子領域
である。Furthermore, as shown in FIG. 2(e), the silicon nitride films 16a, 16b, and 16c are removed. That is, the regions 13a and 13b where the thick 1β silicon films 14a and 14b shown in FIG. The area sandwiched between these two areas is the element area.
次に、第2図げ)に示すように、素子頭載上のノフ「定
の場所に公知のフォトエツチング技術を用いてゲート電
極17を形成する。Next, as shown in Figure 2), a gate electrode 17 is formed at a predetermined location on the top of the element by using a known photoetching technique.
次いで例えばイオン注入法あるいは熱拡散法を用いて1
Jfll記シリコン基板11の表面′頭載のj″)[定
の場所にソース・トレイン領域となる不純物拡散層。Then, for example, using ion implantation method or thermal diffusion method, 1
Surface of the silicon substrate 11 ``top j'') [An impurity diffusion layer that will become a source train region at a predetermined location.
第2図(flの18 a、18 bを形成する。すなわ
ち、これらの第2図(f)の18 a、18 bをソー
ス・トレイン領域とし、17をゲート1極とするIV
OS型半導体装置の基本的構造を得る。Form 18a and 18b in FIG.
Obtain the basic structure of an OS type semiconductor device.
その後、ソース・ドレイン領域及びゲート電極からそれ
ぞれ引き出し電極を形成することにより。After that, lead electrodes are formed from the source/drain regions and the gate electrode, respectively.
MO8型半導体装置を得る。An MO8 type semiconductor device is obtained.
以上に述べたような、MO8型半導体装置の製造方法で
は装置の小型化すなわちゲート長及びゲート幅の小さい
装置を製造しようと試みたときに、重大な限界に直向す
る。それは、第2図td)で示した前記窒化シリコンj
換16 a、16 b、l 6 cをマスクとして、素
子形成領域の周囲に茄子間分離の1液化シリコンIJf
i14a、14bを形成する際に酸化シリコン膜が、バ
ーズビークといわれる前記マスク用の窒化シリコン膜1
6 a、16 b、16Cの周辺から、素子形成領域の
内部に向っての一種のくい込みの現象が生じる事により
、素子形成領域が所定の太きさよりも小さくなることで
あゐ。The method of manufacturing an MO8 type semiconductor device as described above encounters a serious limit when attempting to miniaturize the device, that is, to manufacture a device with a small gate length and gate width. It is the silicon nitride j shown in Fig. 2 td).
Using 16a, 16b, and 16c as masks, one-liquid silicon IJf with separation between eggplants is placed around the element formation area.
When forming i14a and 14b, the silicon oxide film forms the silicon nitride film 1 for the mask, which is called a bird's beak.
A kind of digging phenomenon occurs from the periphery of 6a, 16b, and 16C toward the inside of the element formation area, and the element formation area becomes smaller than a predetermined thickness.
第3図ta+において、31はフォトマスク上における
素子形成領域の設計上の大きさを示す、11はその設計
値とする。そのとき、窒化シリコン膜32をマスクとし
て、酸化シリコン膜34を形成した後の素子形成領域の
大きさをt2とすると、前記バーズビークの大きさを△
tとすれば△tは次の式で与えられる。In FIG. 3 ta+, 31 indicates the designed size of the element formation region on the photomask, and 11 is the designed value. At that time, if the size of the element formation region after forming the silicon oxide film 34 using the silicon nitride film 32 as a mask is t2, then the size of the bird's beak is △
If t, Δt is given by the following formula.
△を−(jt /−2)/2
△tの大きさは、具体的には前記酸化シリコン膜34が
1μm8度の場合△t〜0,8μm程度である。t□が
十分に太きいときには△tは問題にならないが、tlが
1〜2μm程度になると△tの大きさは相対的に大きな
割合を占め、はとんど素子の形成領域がなくなることに
もなりかねない、本発明は、そのようなバーズビーク△
tを非常に小さくすることが可能で、それによってMO
8型半導体装置の小型化を容易にする製造方法を提供す
るものである。Δt is −(jt/−2)/2. Specifically, the size of Δt is approximately Δt˜0.8 μm when the silicon oxide film 34 is 1 μm and 8 degrees. When t□ is sufficiently large, △t is not a problem, but when tl becomes about 1 to 2 μm, the size of △t occupies a relatively large proportion, and there is almost no area for forming the element. The present invention aims to prevent such bird's beak △
It is possible to make t very small, thereby reducing M.O.
The present invention provides a manufacturing method that facilitates miniaturization of an 8-type semiconductor device.
すなわち本発明の特徴は、−導電型単結晶シリコン基板
(以下シリコン基板と略す)上の素子形成予定領域上に
のみ、前記シリコン基板のエツチングに際してマスクと
なり得る物質を選択的に形成する工程と、前記マスクと
なり得る物質をマスクにして前記シリコン基板上の前記
素子形成予定領域を除く領域を所定の深さまでエツチン
グする工程と、シリコン化合物を主成分とする溶液を塗
布・焼成することにより、前記素子形成予定領域を除く
領域にのみ酸化シリコンを主成分とする物質を形成する
ことにより、素子間分離絶縁領域を形成しようとするも
のである。In other words, the present invention is characterized by: - selectively forming a substance that can serve as a mask during etching of the silicon substrate only on regions where elements are to be formed on a conductive single crystal silicon substrate (hereinafter abbreviated as silicon substrate); The device is etched by etching a region on the silicon substrate excluding the region where the device is to be formed to a predetermined depth using a substance that can serve as a mask, and by applying and baking a solution containing a silicon compound as a main component. This method attempts to form an inter-element isolation insulating region by forming a substance containing silicon oxide as a main component only in regions other than the region to be formed.
第4図(a)〜(f)に本発明に基づいた。一実施例を
その製造工程順に示す。Figures 4(a) to 4(f) are based on the present invention. An example will be shown in the order of its manufacturing steps.
第4図(a)に示すように、−導電型単結晶シリコン基
板21(以下シリコン基板21と略す)上に、前812
シリコン基板21のエツチングに際してマスクとなり得
る物質(以下マスク物質と略す)22を形成する。この
マスク物質は例えば、公知のフォトエツチング技術にお
けるフォトレジストのような物質でよい。もぢろん、フ
ォトレジスト以外の物質でも、上述したように、前記シ
リコン基板21のエツチングに際して、マスクとして有
効な特性を有していればか才わlSい。As shown in FIG. 4(a), a front 812
A material 22 that can serve as a mask (hereinafter abbreviated as mask material) is formed when etching the silicon substrate 21. This masking material may be, for example, a material such as a photoresist in known photoetching techniques. Of course, materials other than photoresist may also be used as long as they have properties that are effective as a mask when etching the silicon substrate 21, as described above.
次に、公知のフォトエツチング技術を用いることにより
、前記マスク物質22を、素子形成予定領域にのみ選択
的に残し、他は除去する。第4図(blはそのような状
態を示し1図中で22a、22b、22cは素子形成予
定領域上に選択的に残されたマスク物質を示し、23a
、23b6よ、素子間分離領域を示している。Next, by using a known photoetching technique, the mask material 22 is selectively left only in the region where the element is to be formed, and is removed from the other regions. FIG. 4 (bl indicates such a state; in FIG. 1, 22a, 22b, 22c indicate mask materials selectively left on the area where the element is to be formed; 23a;
, 23b6 indicate element isolation regions.
次に、第4図(C1に示すように、前記マスク物質22
a、22 b、22 cをマスクにして、前記シリコ
ン基板21の表面の素子量分h・1[領域23a。Next, as shown in FIG. 4 (C1), the mask material 22
Using a, 22 b, and 22 c as masks, the element amount h·1 on the surface of the silicon substrate 21 [area 23 a.
23bを所定の深さまでエツチングする、才だ。He has a talent for etching 23b to a predetermined depth.
その後、前記マスク物J22a、22b、22cをマス
クにして1例えは、イオン注入法などにより、前記基板
と同一導電性を有する不純物を、前記素子間分離領域2
3 a、23 bにのみ導入し、チャンネルストッパー
領域を形成してもよい、。Thereafter, using the mask objects J22a, 22b, and 22c as masks, impurities having the same conductivity as that of the substrate are implanted into the element isolation region 2, for example, by ion implantation.
3a and 23b to form a channel stopper region.
その後、第4図(d)に示すように、前記マスク物質2
2 a、22 b、22 cを除去した後、1伺えば。Thereafter, as shown in FIG. 4(d), the mask material 2 is
After removing 2 a, 22 b, and 22 c, we get 1.
シラノールのエタノール浴液のようなシリコン化合物を
主成分とする溶液を塗布する。その際、前述したような
1選択的にエツチングされた。素子間分離領域23 a
、23 bにのみ、前記シリコン化合物を主成分とする
溶液は残る。(第4図243.24bで示す)。Apply a solution based on silicone compounds, such as an ethanol bath of silanol. At that time, selective etching was performed as described above. Inter-element isolation region 23 a
, 23b, the solution containing the silicon compound as the main component remains. (shown in Figure 4 243.24b).
その後、熱処理工程(特に焼成と称す)を行なうことに
より、前記シリコン化合物を主成分とする溶液は、酸化
シリコンを主成分とする物質24c、24dKi化し、
安定した固体物質と化す。Thereafter, by performing a heat treatment step (especially called calcination), the solution containing the silicon compound as the main component is converted into substances 24c and 24dKi containing silicon oxide as the main component,
Turns into a stable solid substance.
−男手5図ta)に示すように、第4図(d)に示した
ような、[)IJ記素子間分1’f!L’jJt域23
a、23bのみならず* l]iJ記素子領域上(記5
1A(a)52a、52b、52c)にも、前記シリコ
ン化合物を主成分とする溶液が塗布されることがある。- As shown in Figure 5 (ta) of the man's hand, as shown in Figure 4 (d), [)IJ element interval 1'f! L'jJt area 23
a, 23b as well as *l]iJ element region (5)
1A(a) 52a, 52b, 52c) may also be coated with a solution containing the silicon compound as a main component.
その場合、第5図(b)に示すように、その後の熱処理
工程後において、素子領域52(a)、52(1)l、
52+C1上に残った酸化シリコンを主成分とする物質
55は、前記素子量分1’iK ’pR域53 a、5
3 b、53 c上の膜厚と前記素子形成領域52(a
)、52(bl、52(C)上の膜厚の差があるのでそ
の差を利用してその後例えば、異方性エツチング法を用
いることにより前記素子間分離領域53(al、53(
b)にのみ前記、酸とができる(第5図(C) ) 。In that case, as shown in FIG. 5(b), after the subsequent heat treatment step, the element regions 52(a), 52(1)l,
The substance 55 whose main component is silicon oxide remaining on 52+C1 is in the 1'iK'pR region 53 a, 5 by the amount of the element.
3 b, 53 c and the element formation region 52 (a
), 52(bl, 52(C), so by utilizing the difference, for example, an anisotropic etching method is used to form the inter-element isolation regions 53(al, 53(C)).
The above-mentioned acid can be formed only in b) (Fig. 5(C)).
その後% gty 4図(f)に示すように通常の工程
を経ることにより、素子形成予定領域に、ケート11f
(k27及びソース・ ドレイン領域28a、28bf
:形成し、MO8′B1半導体装11僅の基本構造を得
る。After that, as shown in Figure 4(f), the gate 11f is applied to the area where the element is to be formed.
(k27 and source/drain regions 28a, 28bf
: Formed to obtain a basic structure of MO8'B1 semiconductor device 11.
このように本発明の教示する方法に基づけは。Thus, based on the method taught by the present invention.
素子間分離領域の形成の精度は、第4図(C)において
示したように、シリコンシ、(板21のエッチンク鞘度
によりほとんど決定される。このシリコン基板21のエ
ツチングを、異方性の9!l)いエツチング(例えば、
リアクティブイオンエソチンク法)を用いれは、累子間
分晴領域は、はぼ、マスク物質により決まる領域に形成
ずゐことが可能で、17Fって素子形成領域も、あらか
じめ設計された則りに製造することができ心。すなわち
、イifi来バーズビークといわれた、素子量分り、1
1領域の素子形成領域への喰い込みは、完全になく l
Xり高集積化に適した高精度な素子形成領域を形成する
ことが出来る。As shown in FIG. 4(C), the accuracy of forming the element isolation region is mostly determined by the degree of etching coverage of the silicon substrate 21. !l) Etching (e.g.
When using the reactive ion etching method (reactive ion etching method), it is possible to form the separation region between the resistors in the region determined by the mask material, and the element formation region 17F can also be formed in accordance with the pre-designed pattern. can be manufactured in mind. In other words, the amount of elements, which was called a bird's beak in IFI, is 1.
There is no digging into the element formation area in one area.
It is possible to form a highly accurate element formation region suitable for high integration.
第1図は代表的なMO8型半導体装置の平面構造を示す
平面図、第2図(al〜(glは各々従来のMO8型半
導体装置の製造方法を示す工程順断面図、第3図(a)
、 (b)は各々バーズビークの状況を示す模式図、第
4図(a)〜げ)は各々本発明の一実施例によるMO8
型半導体装置の製造方法を工程順に示した断面図、第5
図(a)〜(C)は各々本発明の他の実施例の工程順1
析面図、である。FIG. 1 is a plan view showing the planar structure of a typical MO8 type semiconductor device, FIG. )
, (b) are schematic diagrams showing the situation of bird's beak, and FIGS.
5 is a cross-sectional view showing the method for manufacturing a type semiconductor device in the order of steps.
Figures (a) to (C) are respectively process order 1 of other embodiments of the present invention.
This is an analytical surface diagram.
尚1図において、11,21.35・・・・・・−導・
雌型単結晶シリコン基板、12.22・・・・・・フォ
トレジスト、16・・・・・・難酸化性膜、14 a、
14 b、 14c、14d・・・・・・素子間分配用
1液化シリコン膜、24c、24d、55・・・・・・
酸化シリコンを主成分とする物質、13a、13b、2
3a、23b=−・素子間分離領域、17.27・・・
・・・ゲート電極、18a、18b、28a、28b・
・・・・・ソース・ドレイン領域、である。In addition, in Figure 1, 11, 21.35...
female single crystal silicon substrate, 12.22... photoresist, 16... oxidation-resistant film, 14 a,
14 b, 14 c, 14 d... Single liquefied silicon film for inter-element distribution, 24 c, 24 d, 55...
Substances mainly composed of silicon oxide, 13a, 13b, 2
3a, 23b=--element isolation region, 17.27...
...Gate electrode, 18a, 18b, 28a, 28b.
. . . Source/drain regions.
¥21¥Il 第2回 −□− 「 1 警4−個 Jz2 峯に何 は乙 sy−a¥21¥Il 2nd time −□− " 1 police officer 4 pieces Jz2 What happened to Mine? ha otsu sy-a
Claims (1)
前記−6K型単結晶シリコン基板のエツチングに際して
マスクとなり得る物質を選択的に形成する工程と、前記
マスクとなり得る物質をマスクにして前記−導電型単結
晶シリコン基板上の前記素子形成予定領域を除く領域を
所定の深さまでエツチングする工程と、シリコン化合物
を主成分とする溶液を塗布、焼成することにより前記素
子形成予定領域を除くw域にのみ酸化シリコンを主成分
とする物質を形成する工程とを含むことを特徴とする半
導体装置の製造方法。A step of selectively forming a material that can serve as a mask during etching of the -6K type single crystal silicon substrate on a region where an element is to be formed on a single conductivity type single crystal silicon substrate, and using the material that can serve as a mask as a mask, A step of etching a region on a conductive single crystal silicon substrate excluding the region where the element is to be formed to a predetermined depth, and a step of etching a region W excluding the region where the element is to be formed by coating and baking a solution containing a silicon compound as a main component. 1. A method for manufacturing a semiconductor device, comprising: forming a substance containing silicon oxide as a main component.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11203983A JPS604236A (en) | 1983-06-22 | 1983-06-22 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11203983A JPS604236A (en) | 1983-06-22 | 1983-06-22 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS604236A true JPS604236A (en) | 1985-01-10 |
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ID=14576478
Family Applications (1)
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JP11203983A Pending JPS604236A (en) | 1983-06-22 | 1983-06-22 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS604236A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4806501A (en) * | 1986-07-23 | 1989-02-21 | Sgs Microelettronica S.P.A. | Method for making twin tub CMOS devices |
-
1983
- 1983-06-22 JP JP11203983A patent/JPS604236A/en active Pending
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US4806501A (en) * | 1986-07-23 | 1989-02-21 | Sgs Microelettronica S.P.A. | Method for making twin tub CMOS devices |
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