JPS6041547B2 - インバ−タ装置 - Google Patents

Description

【発明の詳細な説明】 この発明は電圧制御型交流静的電力供給装置に関し特に
ティー・ェム・／・ィンリッヒ他の米国特許第３，４９
１，２８２号明細書に開示されているような高調波中和
型の電力供給装置に関する。

この米国特許明細書に説明されているように、ここに開
示されている技術によればＮ個のィンバー夕を用いて同
一の電気角灯／Ｎだけィンバータの段間で互いに離間し
た同じ振幅で同じ繰返し周波数の複数個のパルスが発生
される。発生されたパルスは逐次的に余弦則に従う巻線
比を有するＮ個の各段の変成器によって増幅される。２
次巻線は直列に接続されておって、変圧されたパルスを
加算し、その結果変圧器の２次側におけるベクトル加算
により多相の出力波形が得られる。

上記米国特許明細書にはまた静発電機の交流出力電圧を
各段のィンバータ内のサィリスタの導適時間を変えるこ
とによって制御する方法が開示されている。出力電圧を
制御する２つのモードが上記特許明細書には記述されて
いる。１つのモードにおいてはパルス幅変調が用いられ
、そして第２のモードにおいては位相遷移即ち移相が用
いられている。

本発明はィンバータのこの第２の制御モードに適用され
うるものである。ェルェッチウオーカ−の米国特許第３
，７５０，００４号明細書から基準角度に対し指令電圧
に比例して同じ量だけ１方は進み、他方は、遅れている
２つの階段状の矩形波の同形の粗を出力するィンバータ
を用いて基本周波数の正弦波を発生し、それによって定
直流電源から所要の交流電圧を得ることが知られている
。

この場合、進み角および遅れ角はディジタル電圧指令を
ディジタル基準ランプ信号に対して加算および減算し、
両方向に対称的に計数を行うことによって得られる。１
つは基本周波数にあり、他方は基本周波数のが倍のパル
ス列の形態にある２つの矩形パルス信号をＮ段のシフト
レジスタに印加して互いにｍ／Ｎだけ階段状に離間した
Ｎ個の矩形パルスを発生することは一般に知られている
ところである。

このように階段状に変位したパルス組は上述の／・ィン
リッヒの米国特許明細書に開示されている高調波中和方
法に従って用いることができる。２つの信号、特にそれ
ぞれ時間の関数として２つの反対の論理状態を有する２
つの論理信号間に位置遅延を導入するのに用いられるデ
ィジタル遅延線は周知である。

例えばアール・ェイ・マンシップの米国特許第３，５８
８，７０７号明細書には種々な長さのディジタル遅延を
発生するためにタップ付のシフトレジス夕が用いられて
いる。またェムテー・コビントンの米国特許第３，７６
０，２８び号明細書からクロック信号によって作動され
るシフトレジスタ遅延線として用い、制御信号に応答し
てアナログ信号を電圧制御発振器により周波数変調され
た２進信号に変換することによってアナログ信号の遅延
を制御することも知られている。

さらにまたアール・ダブリユ・シユノーバ−の米国特許
第３，８３３ ８５４号明細書から２つのディジタル信
号間に、２つの計数基準間の差に等しい位相遷移を発生
するために共通のクロツクで２つの異なった計数基準か
らの同数のパルスを計数することも知られている。

この発明の目的はディジタル技術を用いて２つの矩形パ
ルスを対称的に遷移しそして制御電圧の基本正弦波を再
生する目的でパルス幅が制御された信号を発生するよう
にした電圧制御型の静的交流電力供給装置を提供するこ
とにある。

本発明の他の目的はランダム・アクセス・メモリ装置を
用いた新規かつ特殊な型式のディジタル遅延線を提供す
ることにある。

本発明は又ディジタル信号間に対称的な位置遷移を発生
するように遅延線を組合わせることにある。

この発明は一般にＮ個のィンバータ段の位相角の制御の
ために二重のシフトレジスタ装置が設けられている高調
波中和静電力発生器のためのＮ段のィンバー夕を提供す
る。

本発明の好ましい実施例は可変長のランダム・アクセス
・メモリ装置を用いて共通の時間基準に対し２つのディ
ジタル信号に制御された対称的な位相遷移を発生するこ
とにある。

本発明は竹／Ｎだけ離間された可変幅のＮ個の矩形パル
スを用いてＮ個のインバー夕段を制御することにより、
基本周波数および制御された電圧大きさを有する正弦波
を再生する目的でディジタル的に達成される対称的な位
相遷移を用いて高調波中和型の電圧制御式交流静電源装
置にある。

対称的な位相遷移は、可変長の遅延線の組合せを用いて
階段状に変位した矩形波の２つの群もしくは絹に対し行
われる。遅延線は読出および書込アドレス間の制御され
た遷移によって可変の遅延が達成される型式のランダム
・アクセス・メモリ（ＲＡＭ）から構成される。好まし
い具体例によれば、２つの同一のＲＡＭ装置が２つの異
なった計数基準から共通のクロック信号の制御下で作動
され、その場合遷移は上記２つの異なった計数基準から
等しくかつ対称的に制御される。計数基準における上記
のような差を補償するために定シフトレジスタが用いら
れ、この結果２つの基本周波数の相関波形の右および左
方遷移が共通のシフト基準から対称的に達成される。本
発明はさらに基準周波数で正弦波を再生するために、Ｎ
個のィンバータ段を有する新規かつ独特な高周波中和型
静電源装置を与える。

この発明はそれぞれ出力基準周波数に対し２つの基本時
間波形を遷移するのに用いられる右および左チャンネル
を備えている。各チャンネルは、関連のシフトされた時
間波形に応答する応答の右または左シフトレジスタを備
えており、これ等シフトレジスタは逐次的にＮ個のィン
バータ段全てを制御し、それによって右および左シフト
レジスタからの制御信号間の時間間隔によって再生正弦
波のための所望の出力電圧が設定される。次に図面を参
照し本発明の具体例について詳細に説明する。

第１図は十ＥＶおよび−ＥＶを有する直流電源の直流端
子間に電力開閉装置として接続されたサィリス夕Ａ，Ｂ
，Ｃ，Ｄを用いたインバータ回路を略示するものである
。

交流負荷１は第２図に示すようにサィリスタ対Ｂ，Ｃお
よびＡ，Ｄを介して両方向に交互に電力を供給され、交
流電流を発生する。ィンバータの出力電圧の制御は第３
Ａ図ないし第３Ｄ図および第４図に略示されている。

第３Ａ図ないし第３Ｄ図の構成に従ってサィリスタＡ，
Ｄの導適時間を制御することにより、第４図に示すよう
に、２つの方向のうちいずれか１つの方向で負荷を通る
電流を表わす制御された導適時間Ａ，ＤおよびＢ，Ｃが
得られる。

波形全体は負荷にかかる電圧を表わす。第３Ａ図は正の
半サイクルＡ，Ｄを示す。第３Ｂ図はサィリスタＣおよ
びＤが導適状態にあって、零電圧が負荷の両端に印加さ
れていることを示す。第３Ｃ図は負の半サイクルＢ，Ｃ
を示す。第３Ｄ図はサィリスタＡおよびＢの同時点弧に
よる零電圧導通を示す。第５図を参照するに、そこに図
示した第１図のィンバータのようなィンバータ回路は負
荷１に接続されておって、電圧制御されながら可変動作
周波数に対し制御される。サィリス夕ＡないしＤは発振
器４によって定められるサイクル周波数を有する分配器
３の論理に従いゲート駆動回路２によつて選択的に循環
的および逐次的に点弧される。発振器の周波数は線路５
における周波数基準によって種々な設定値に調整される
。必要ならば負荷１から派生される周波数帰還信号を線
路６を介して調整の目的で発振器に印加することができ
る。第４図を参照して説明したように、出力波形に対し
所望のパルス幅を設定する目的でゲート駆動回路２には
導適時間制御回路７が接続されておって、交流負荷にか
かる電圧を制御している。なお説明の便宜上、第５図に
示したィンバ−夕回路において電圧調整器３０は図示の
ように線路１７の負荷から派生された帰還電圧信号に応
答する蚤圧ノＨＺ変換器３１を有する電圧徴制御ループ
内に接続されているが、しかしながら第５図のィンバー
タ回路はその出力電圧を周波数に関係なく調整できる型
式のものとし得ることは理解されるであろう。電圧調整
器３川ま線路６を介して導適時間制御回路７に印加され
る電圧制御信号を発生する。電圧周波数が一定であると
仮定すると、線路１７の帰還信号に変化があった場合、
その変化により線路８の電圧制御信号に変化が生じ、そ
れによって導適時間、例えば直流ェネルギが第４図に示
す導適状態のサィリスタＡ，ＤまたはＢ，Ｃを介して負
荷を流れる間の電気角に変化が生ぜしめられる。

発振器の周波数が変動すると第４図の信号波形の時間尺
が周波数で変動するためにゲート駆動回路２に到る線路
８および９の導通制御条件が同じであるとすると、サィ
リスタの導通電気角は一定のパルス幅においてもはや同
じではなくなる。交流負荷が誘導電動機である場合には
、電動機の動作電圧および動作周波数間の比を一定に保
つことにより、あらゆる速度範囲に渡って電動機内に一
定の磁束状態を維持するのが望ましい。再び第４図を参
照するに、この図から明らかなように線路８および９に
おけるパルスが同じ幅である・場合には交流電動機の電
圧は周波数増大と共に増大しそして逆に周波数が減少す
れば電圧も減少する。従ってあらゆる周波数に対し一定
のパルス幅という条件でィンバータを制御している時に
は電動機には自動的に日２当り一定の電圧が設定される
。パルス幅制御により電圧制御を行なう場合には、或る
種の因子を考慮しなければならない。

図中第６図は本発明による電圧制御を具現したティー・
ェム・／・ィンリッヒ他の既述の米国特許第３，４９１
，２８２号明細書に開示されている型式の直流−交流変
換器のブロック・ダイヤグラムである。典型例として第
６図の直流−交流変換器においては、高調波中和のため
に６個のィンバータ段Ｍ−Ｒが用いられている。

・各ィンバータには６皿Ｚの交流電源電圧を直流電圧に
変換する整流回路６０から派生された直流電圧が線路１
１を介して供給される。ィンバ−夕はレジスタ段と同
数の線路１２ｍないし１２ｒおよび１３ｍないし１３ｒ
をそれぞれ備えているシフトレジスタＳＲ，，ＳＲ２か
ら線路１２，１３に供給される出力信号によって逐次的
にかつ循還的に制御される。これ等の線路は２つのシフ
トレジスタからの出力信号である逐次的信号をインバー
タＭ〜Ｒ間に分配する。シフトレジスタＳＲ，，ＳＲ２
は１２ｍ，１３ｍのような対の出力線間にィンバータ装
置の対応の段Ｍ−Ｒに対する導通周期を設定するパルス
幅を画定する。２つの信号ＡおよびＢを特長とするタイ
ミング波形は個別的に２つの移相器ＰＳ，，ＰＳ２の各
々に印加される。

各移相器はそれぞれシフトレジスタＳＲ，，ＳＲ２の対
応のものによって個別的にセットされる。第７図に示す
ように信号Ａは出力される正弦波の基本周波数を有する
矩形パルスであり、信号Ｂは信号Ａの周波数の倍数の周
波数を有する矩形パルスである。信号Ａおよび信号Ｂは
第６図に示すように電圧制御発振器ＶＣＯによって通例
のように発生される。移相器ＰＳ，およびＰＳ２は印加
された信号Ａ，Ｂを所与の量だけ対称的に移相せしめる
。ＰＳ，の場合には移相は左側に向って行なわれ、他方
ＰＳ２の場合には移相は右側に向って行われる。移相量
は各移相器ＰＳ，，ＰＳ２に到る線路３および４に印加
される制御信号Ｋｔによって定められる。制御信号Ｋｔ
は線路２２を介して計数器ＣＮ２に応答しかつ線路７で
受信するディジタル電圧基準Ｋに対して応答するディジ
タル比較器８を備えた回路によって発生される。線路５
のアナログ電圧基準信号Ｖ＊に応答するアナログーディ
ジタル変換器２２は信号Ｋを発生する。計数器ＣＮ２は
ディジタル数Ｋを実時間計数Ｋ×△ｔに変換する。ここ
で△ｔは計数器の要素時間間隔もしくは増分である。周
波数基準信号ｆ＊が線路６を介して電圧制御発振器ＩＶ
ＣＯに印加され、それによって信号ＢおよびＡの周波数
が制御される。第７図に示すようにシフトレジスタＳＲ
．，ＳＲ２は、信号Ａに同じであるが２つの相続く矩形
パルスＢ間に存在する時間間隔汀／６だけ互いに移相さ
れた６個の矩形パルスからなる２つの群を設定する。こ
れ等２つの群はＫ×△ｔ＝０の場合に、信号ＡおよびＢ
によって定められる基準位置から遷移している。塔，を
介して得られる移相量は左側に−Ｋｘ△ｔでありそして
塔２を介して得られる移相量は右側に十Ｋ×△ｔである
。左側に移相されている第１組の制御信号が線路１２ｍ
ないし１２ｒに接続されたＳＲ，の左側出力に現われる
。右側に移相された第２組の制御信号は線路１３ｍない
し１３ｒに接続されたＳＲ２の出力に現われる。各ィン
バータは上記２つの絹に属する１対の左および右にシフ
トもしくは移相された制御信号によって制御され、それ
によりィンバータ内のサィリスタ（例えば第４図におい
てＡ，ＤおよびＢ，Ｃ）に対し、線路３および４におい
てＫ×△ｔ：０に対応する基準位置の回りに等分に延び
た導適期間が定められる。既述の／・ィンリッヒ他の米
国特許の教示に従い、ィンバータＭ〜Ｒはそれぞれの出
力端１４，１５に各段間で移相角汀／６だけ移相された
同じ矩形パルスを発生する。

なお説明の便宜上既述の米国特許第３，４９１，２８２
号の記述内容をこ）に採用する。上記米国特許明細書に
開示されているように線路１４，１８間で発生された矩
形波はそれぞれの変成器ＴＭ−ＴＲによって増幅される
。変換器の各段毎の変圧比は余弦則に従し、そして変成
器の２次巻線は直列に接続されておって所定の比で変圧
された矩形波を合算し位相Ａおよび出力線路Ｌ＾に対し
第８図にｆで示すような正弦波を形成する。典型的には
６段のうちの５つを巻線ＴＭ，ＴＮ，Ｔ○，ＴＰ，ＴＱ
だけが直列に接続されておって、１つの位相の正弦波を
発生する。例えば巻線ＴＭ，，ＴＮ，，Ｔ○，，ＴＰ，
およびＴＱ，は位相Ａに対して線路Ｌ＾および中性点Ｎ
間で巻線Ｗ，に印加される正弦波を発生する。同様にし
て位相Ｂに対しては巻線ＴＭ２，ＴＮ２，Ｔ０２，ＴＱ
２およびＴＲ２が直列に接続されておって巻線Ｗ，から
１２００の移相角で巻線Ｗ２に正弦波を供給する。第３
の相巻線Ｗ３はそれぞれ直列に接続された巻線ＴＭ３，
Ｔ０３，ＴＰ３，ＴＱ３およびＴＲ３によって給電され
る。これ等の巻線Ｗ，，Ｗ２，Ｗ３は出力変成器ＯＴの
１次巻線である。変成器ＴＭ，ＴＮ，Ｔ０，ＴＰ，ＴＱ
およびＴＲの巻線比は第９図の表に示されている。第１
０図は第９図の表に基づいて定められた５つのベクトル
が各相毎に直列に接続された２次巻線により合算される
模様をグラフで示すものである。三相出力変成器ＯＴの
１次巻線Ｗ，は線路Ｌ＾と中性点Ｎに到る接続点１６と
の間に接続されている。同様にして巻線Ｗ３は中性点Ｎ
および線路ＬＢおよびＬｃ間にそれぞれ接続されている
。第８図には、線路Ｌ＾および中性点Ｎ間で相Ａに対し
て発生された基本正弦波が、第９図の表に基づいてィン
バータＭ，Ｎ，０，ＰおよびＱから派生される定格矩形
波ａないしｅを基準に示されている。出力変成器ＯＴの
２次巻線は巻線Ｗ，′，Ｗ２′，Ｗ３′，を備えており
、これ等巻線は線路Ｌ，Ｌ，Ｌ３を介してＡＣ電力を負
荷即ち誘導電動機に供給する。電動機は信号Ｂの周波数
を制御すする電圧制御発振器１の設定を変更することに
よって調整された可変周波数で動作している。ＶＣＯの
周波数は線路６の基準信号によって設定されそして所望
ならば電動機の軸に連結されたタコメ−夕から得られる
帰還信号により調整することができる。線路Ｌ＾，ＬＢ
，Ｌｃ上の出力は位相Ａに対し第８図に示すように基本
正弦波を構成する個々の矩形パルスの幅に依存する。

このような電圧制御は上述の／・ィンリッヒの米国特許
明細書ならびに１９６１年６月２６日−３０日にフィラ
デルフィアの「ＡｌＥＥエーロ・スペース・トランスポ
テーシヨン・コンフアランス」に提出されたヱィ・ケル
ニツク・ジェイ・エル・ルーフおよびテイ・エム・／、
ィンリッヒの論文「スタティック・インバータ・ウイズ
・ニュートラライゼイシヨン・オブ・ハーモニックス」
記載されている。上記米国特許明細書に開示されている
電圧缶Ｕ；はパルス幅変調かあるいはまた移相によって
行れるものであるが、本発明では移相変調だけをいる。

電圧変成器ＶＴは２次巻線Ｗ，″，Ｗ２″，Ｗ３″と路
Ｒ，，Ｒ２，Ｒ３間に電圧帰還信号を発生する。

これ等電圧帰還信号は変換器３１を介して電圧調器３川
こ印加される基準電圧ＶＲに関して線路Ｌ＾，ＬＢ，Ｌ
ｃの出力電圧を調整するために電圧調整器３川こ供給さ
れる（第５図参照）。移相器ＰＳ，，門２ではＡおよび
Ｂ信号双方に対して時間進み−Ｋ×△ｔおよび時間遅れ
−Ｋ×△ｔをそれぞれ導入する「時間位相」型の論理が
採用されている。

その結果シフトレジスタＳＲ．，ＳＲ２の出力を受ける
任意対の線路１２，１３は各電力段における負荷にＤＣ
電圧が供給される時間（導通角）を制御しそしてここに
開示した特定の対称配列によりこの制御が各段に対して
同じ仕方で遂行されることが保証される。線路１２，１
３の出力信号はィンバータにゲート線制御信号として加
えられる左および右移相論理命令信号であり、これによ
って基本出力正弦波（第７図の曲線Ｋおよび１参照）を
再生するのに用いられる矩形パルスの幅が決定される。
このような頚の大きさは線路１２，１３上の対の命令信
号が互いに移送されている量、従ってまた基準電圧Ｖ＊
に依存する。第７図は基準電圧Ｖ＊に依存して線路１２
，１３上の信号が互いに移相されている模様を示してい
る。即ち第７図は移相前の信号ＡおよびＢならびに移相
後に線路２３なし、し２６に現われる信号ＡおよびＢを
示している。線路１２および１３上の２組の命令信号は
第７図にそれぞれ６つの階段状に移相された矩形波の２
つの組（Ｋおよび１）として示されている。移相量Ｑは
変成器ＴＭ，ＴＮ・・・，ＴＲの入力側でィンバー夕出
力電圧に対し２Ｑのパルス幅を生ぜしめる。時間変位２
Ｑ（進みＱ＋遅れＱ）はソフト・スタート要件に対して
必要とされる少くとも１０なし・し１の動作範囲を有す
る。この範囲の１％が超えられると、制御可能な時間変
位を作用させる決定がなされる。再び第７Ａ図を参照す
るにこの図から明らかなように、基本周波数にあるそれ
ぞれ６個の階段状に移相された矩形パルスからなる２つ
の絹が信号ＡおよびＢから発生される。

これ等６つの矩形パルスは信号Ａと同じであるが、電圧
制御のために，１方の粗は右側に（曲線Ｋ）、他方の組
は左側に（曲線１）移相されている。これ等パルス曲線
のうちの１組はＮ段のィンバータ装置Ｍ〜Ｒの左側の極
に印加される電圧を表わす。第２の組のパルス曲線はＮ
段のィンバータ装置Ｍ〜Ｒの右側の極に印加される電圧
を表わす。即ち電圧制御に対し２つの紐はそれぞれ１つ
は前進方向にそして他方は遅延方向に量Ｑだけ時間的に
移相されている。上記のようなパルス信号は、第６図に
示すように単にＳＲ，，ＳＲ２によって２組の信号Ａお
よびＢを時間的に対称的に移相することにより達成され
る。ただしＱ＝Ｋ×△ｔである。第７Ｂ図は互いに時間
的に移相された場合の信号ＡおよびＢの関係を示す。Ａ
Ｒ，ＢＲは信号Ｋの発生に用いられそしてＡＬ，ＢＬは
信号Ｌの発生に用いられる。信号ＫおよびＬは第６図の
線路１２ｍないし１２ｒおよび１３ｍないし１３ｒに命
令信号として現われる。第７Ｂ図に示す信号ＡおよびＢ
の遷移方法はは信号ＡおよびＢの同期が移相によって影
響されないという利点を有する。というのは信号Ｂが信
号Ａの約数であるからである。従って同期はＡＬおよび
ＢＬならびにＡＲおよびＢＲに対し自動的に達成される
。第６図において移相器ＰＳ，．ＰＳ２は図示のように
信号波形ＡおよびＢを時間遷移する。

即ち凶，では左側そして鴨２では右側にＫに比例する量
だけ遷移せしめる。実際の場合１つの移相器は信号Ａま
たはＢによって表わされる時間波形を遅延できるだけで
ある。第１１図および第１３図を参照して追って説明す
るように、時間波形の進みは２つのチャンネルに次のよ
うにして時間遅延を導入する。即ちＫ×△ｔ移相量を反
対の方向に計数する。即ち１つのチャンネルにおいては
基準数から減算することによりそして他のチャンネルに
おいては基準計数に対し加算することにより計数するこ
とで達成することができる。第１ １図を参照するに電
圧制御発振器ＶＯＯから得られる信号ＡおよびＢは各チ
ャンネルにおいて１対の遅延線、即ちＰＳ，に対しては
Ｄ，およびＤ２そしてＰＳ２に対してはＤ３およびＤ４
に印加される。

Ｄ，ないしＤ４は所望量の遅延を設定するように制御さ
れる可変長の遅延線である。Ｄ，およびＤ２は遅延（７
−Ｋ×△ｔ）（式中７は上述の基準計数）を設定する信
号によって線路１３０から制御される。従ってＶＣＯか
ら線路１６に得られる信号ＡはＤ．の出力端に遅延され
た信号ＡＬ＝Ａ十（７−Ｋ×△ｔ）として現われる。こ
の遅延された信号は計数基準値によって定められる時間
原点に対して量Ｋ×△ｔだけ左方に移相されているので
左信号と称することにする。同様にしてＶＣＯから線路
１８に発生される信号Ｂは遅延線路Ｄ２によって遅延（
７−Ｋ×△ｔ）を受けＢし＝Ｂ＋（７一Ｋ×△ｔ）とな
る。次に右チャンネルについて考察すると、可変長の遅
延線Ｄ３およびＤ４は遅延（Ｋ×△ｔ）だけを与えるよ
うに線路３１から制御される。その結果線路１７を介し
て遅延線Ｄ３に与えられる信号Ａは出力に信号（Ａ＋Ｋ
×△ｔ）を発生するように遅延される。また遅延線Ｄ４
は線路１ ９上のＢ信号に応答して遅延信号（Ｂ＋Ｋ×
△ｔ）を発生する。移相器ＰＳ２は、また遅延された信
号（Ａ十Ｋ×△ｔ）に応答するシフトレジス夕ＳＲ３な
らびに遅延信号（Ｂ＋Ｋ×△ｔ）に応答するシフトレジ
スタＳＲ４を備えている。

ＳＲ３およびＳＲ４によって導入される遅延量が双方共
に７に等しい場合には、出力信号はＡＲ＝Ａ＋（Ｋ×△
ｔ十ヶ）およびＢＲ＝Ｂ十（Ｋ×△ｔ十↑）となる。従
って上に述べた同一の計数基準丁から信号ＡＲおよびＢ
Ｒに対し移相は右側に十Ｋ×△ｔでありそして信号Ａし
，Ｂしに対しては左側に−Ｋ×△ｔである。上に述べた
方法をディジタル的に実現するために、新規で特殊な型
の遅延線を考案した。

即ち可変長の遅延線Ｄ，，Ｄ２，Ｄ３およびＤ４は、計
数器ＣＮ２の要素時間間隔△ｔをそれぞれ表わすメモリ
内のｎ個の場所によって定められるｎ個の段もし〈はス
テップを有している。信号ＡおよびＢはディジタル形態
でこのメモリ内に記憶され、それによって線路１６，１
７，１８または１９に入力される関数の表示が達成され
る。線路２３，２４，２５または２６の出力関数は、書
込信号Ｗの後で対応の数の記憶場所だけ遅延されるよう
にアドレス場所を選択することによって導入される遅延
量で、読出信号Ｒを用いてメモリから情報を読出すこと
によって求められる。第１２図を参照するに遅延線Ｄ３
は２５６個の記憶場所を有するメモリとして示されてい
る。波形Ａを表わすデ−夕は線路１６を介して逐次的に
入力されて線路２３１から印加される書込信号Ｗ（第１
３図参照）の制御下で０なし、し２５５の全ての記憶場
所に順次かつ逐次的に記憶される。謙出信号Ｒ（第１３
図参照）は線路２３１に印加されて信号ＷおよびＲによ
る記憶場所間の遅延量Ｑ（第１３図参照）を実時間で表
わす対応数の記憶場所の遅れを以って記憶場所を逐次ア
ドレスする。第１１図を考察すれば明らかなように、７
が遅延線の記憶場所ｎの数の１／２に等しくされた場合
にはシフトレジスタＳＲ３，ＳＲ４の必要なく上記のよ
うな基準計数１′２ｎ×△ｔを導入することが可能であ
る。

従ってその場合に全ての遅延線Ｄ，ないしＤ４が同じで
あって、２５６の記憶場所を有する場合には丁＝１２８
個の要素時間間隔△ｔとなる。遅延線Ｄ，におけるＡの
最初の読出場所はＤ，を記憶場所１２８一（Ｋ×△ｔ）
にアドレス指定することによって得られる。他方遅延線
Ｄ３におけるＡの最初の読出場所はＤ３を記憶場所１２
８十（Ｋ×△ｔ）にアドレス指定することによって得ら
れる。Ｄ２および○４への信号Ｂの印加についても同じ
方法を用いることができる。第１４図の好ましい具体例
の場合には、丁は遅延線内の最大記憶場所数ｎに選んで
あって、ｎの１／２ではない。

従ってｎ個の時間間隔△ｔを有するシフトレジスタＳＲ
３およびＳＲ４が必要である。ここでＤ，ないしＤ４を
第１２図の場合と同様に同一の可変長の遅延線であると
仮定すると、Ｄ．における最初の読出し‘ま最後の記憶
場所２５６において（７−Ｋ×△ｔ）の遅延を似つて行
われ、他方Ｄ３における最初の読出しは最初の記憶場所
からＫｘ△ｔ計数番目の記憶場所において（従って第１
の記憶場所よりも右側）十Ｋ×△ｔの遅延で行われる。
シフトレジスタＳＲ３およびＳＲ４は遅延線Ｄ３および
Ｄ４に対しクロックによって発生される要素時間間隔△
ｔの２５３部こ等しい一定の遅延量７を与える。次に特
に第１４図を参照して本発明の好ましい具体例について
説明する。

第１４図には高調波中和もしくは中性化装置に属する６
段のィンバータのための制御装置が示されており、この
装置において第６図の回路との比較から理解されるよう
に、左側レジスタＳＲ，および右側レジスタＳＲ２はそ
れぞれ対応の出力端１２ｍないし１２ｒおよび１３ｍな
いし１３ｒを有する３個の段を有している。

ＳＲ，からの６本の出力線はィンバータの左極○Ｌ，な
いしＯＬに接続されそして同様にＳＲ２からの６本の出
力線は右極○Ｒ，ないしＯＲ６に対し種々な段のための
右移相命令信号を供給する。ＳＲ，およびＳＲ２は市販
品として「ＭＣＩ４０３４」で知られている固体装置で
ある。シフトレジスタＳＲ，に対してはそのデータ入力
端に線路２３ＡからＡＬ信号が印加される。またそのク
ロツク入力端には線路２４を介してＢＬ信号力「主印加
される。シフトレジスタＳＲ２および線路２５，２６の
入力信号ＡＲ，ＢＲに対しても同じ接続関係がとられる
。通常のィンバータ出力相においてはシフトレジスタＳ
Ｒ，，ＳＲ２は右遷移モードで動作せしめられる。逆の
相シーケンスが望まれる場合には左遷移モードが用いら
れる。その場合には信号ＡＬおよびＡＲは反転されてＡ
ＬおよびＡのミ電動機駆動のための空隙磁束ベクトルの
大きさを変えずに出力極性の反転のために用いられる。
第６図との比較から明らかなように、第１４図に示す左
移相器ＰＳ，および右移相器ＰＳ２は第６図の遅延装置
Ｄ，，Ｄ２，Ｄ３，Ｄ４の均等物として用いられている
メモリ装置Ｍ，，Ｍ２，Ｍ３，Ｍ４を備えている。２５
＄段の可変長のシフトレジスタは容易に入手可能ではな
い。

しかしながらその機能は２５６ビットのランダム・アク
セス・メモリＲＡＭによって模擬することができる。メ
モリＭ，ないしＭ【４は４つの２５６ビットのＲＡＭま
たは２つの５１２ビットＲＡＭまたは１つの１０２４ビ
ットのＲＡＭが構成することができる。後者の場合には
標準の「２１０２ＭＯＳ」メモリを使用することができ
る。なお２５６の記憶場所という数は単なる選択上の問
題であって、実際には特定の設計に依存してこれより大
きい数の段または少ない数の段を用いることができる。
メモリＭ，およびＭ３はそれぞれの入力線５ １，５２
に信号Ａのディジタル表示信号を受ける。

地およびＭ４はそれぞれの入力線５２，５４に信号Ｂの
ディジタル表示信号を受ける。信号ＡおよびＢは出力さ
れる正弦波の基本周波数ｆｏの４８倍の周波数で動作す
る共通のＶＣＯ回路からディジタル形態で発生される。
この周波数は線路６に現われる基準周波数信号ｆ＊によ
って設定される。ＶＣＯ回路１の１つの出力チャンネル
において信号は反転されて、それにより線路５３，５４
に旧信号が発生される。第２の出力チャンネルにおいて
除数４８の割算器もしくは分周器によって信号Ａが発生
され、この信号Ａは線路５１，５２に現われる。信号Ａ
はメリＭ，，Ｍ３にデータとして供給される。信号Ｂは
メモリＭ２，Ｍ４にデータとして与えられる。第１３図
の謙出および書込信号Ｒ，Ｗは説出一書込制御回路７５
によって発生される。Ｒ／Ｗ制御回路７５はメモリの読
出、書込および可能化線の適切なタイミングをとるため
の標準のタイミング発生器である。該制御回路７５から
の出力信号はそれぞれの線路７７，７８，７９および８
０を介して４つのメモリＭ，ないしＭ４に印力０される
。第１４図はまたその左側に慣用のＡ／Ｄ変換器回路を
示されている。

このＡ／Ｄ変換器は線路５のアナログ電圧基準信号Ｖ＊
を表わすディジタル信号を線路７に発生するのに用いら
れている。回路２は信号Ｖ＊のディジタル量を発生する
ために線路８１からのクロツクで同期される８ビットの
可逆ディジタル計数器ＣＮ，を備えている。回路２はま
た演算増幅器からなる比較器６０を備えており、この比
較器６０からは計数器ＣＮ．の計数方向を決める入力信
号が発生される。Ｄ／Ａ変換器６２を備えている帰還ル
ープが計数器ＣＮ，のディジタル出力端と演算増幅器６
０の負の入力端との間に設けられておって、比較器６０
の正の入力端に印加される基準信号Ｖ＊との差によって
誤差信号を発生する。これは慣用の回路形態である。次
に線路５１ないし５４の入力信号ＡおよびＢに課せられ
る時間遅延の発生に対し最も大きな役割を果す回路につ
いて詳細に説明する。帰還ループによる誤差信号が増幅
器６０を介して基準信号Ｖ＊の新しいレベルに対応する
計数レベルを設定した後に計数器にＮ，は線路７に信号
Ｖ＊を表わすディジタル計数を与える。

線路７にはＡ／Ｄ変換器２内のＣＮ，ディジタル計数が
メモリＭ，ないしＭ４の書込みまたは議出しよりも速く
変動することができないという理由でＶ＊を表わす計数
レベルが設定される。従って線路７には線路２８および
２９に印加される計数が現われる。線路２８の信号はィ
ンバータ１，によって反転されて、反転された形態で比
較器３３０‘こ印加される。ここで注意されたいのは、
第６図の比較器８は各チャンネルに対して１つずつ２つ
の比較器３３０および３３１に分けられている点である
。線路２９の信号は直接比較器３３１に印加される。比
較器３０および３１は４ビット全加算器である市販品「
ＣＤ４００８」として知られている慣用の加算器である
装置６８および７０を備えている。線路２８の計数はィ
ンバータ回路１，によって反転される。線路８１のクロ
ツク信号で同期される自走計数器ＣＮ２は線路６４およ
び６５に要素時間間隔△ｔ，ｎ△ｔの累算計数を表わす
ディジタル計数を発生する。従って計数ｎ△ｔは比較器
３３０および３３１に印加される。計数器ＣＮ２は計数
器ＣＮ，と同様に「ＣＤ４０２９」型の可逆計数器であ
るが、減算モードでのみ動作する。

２つの加算器６８，７川まそれぞれ既述のように計数２
５５−Ｋ×△ｔおよび＋Ｋ×△ｔを形成する。回路３３
０および３３１はまたそれぞれ参照数字６９および７１
で示すようにセレクタＳ，およびＳ２を備えており、こ
れ等セレク夕はＲ／Ｗ制御回路７５によって規制されて
書込モードかあるいはまた読出モードでメモリをアドレ
スするのに用いられる。セレクタＳ，６９はメモリＭ，
およびＭ２に対するアドレスを発生し、セレクタＳ２７
１はメモリ舷および地に対するアドレスを発生する。セ
レクタＳ，およびＳ２は市販品「ＣＤ４０１９」として
知られている固体装置とするのが好ましい。セレクタＳ
，は２つのディジタル入力を有する。そのうちの１つは
回路６８から線路８２を介して与えられるものであって
ｎ△ｔ＋２５５△ｔ−Ｋ×△ｔに等しく読出アドレスと
して用いられる。線路６６を介して与えられる第２のデ
ィジタル入力は計数器ＣＮ２の出力ｎ△ｔであって書込
アドレスとして用いられる。同様にしてセレクタＳ２は
２つのディジタル入力、即ち線路８３からの十Ｋ×△ｔ
＋ｎ△ｔと計数器にＮ２から直接線路６７を介して与え
られる計数ｎ△ｔ入力を有する。読出−書込（Ｒ／Ｗ）
制御回路７５は〆モリ読出し、書込みおよび可能化線の
適正なタイミングをとるための標準のシーケンシャル回
路である。この回路７５は第１３図に示す非同時制御信
号Ｒ，Ｗを発生する。信号Ｗの制御下でセレク夕Ｓ，は
線路６６から書込アドレスｎｘ△ｔを線路３を介してメ
モリＭ，，Ｍ２へと通す。信号Ｒの制御下でセレクタＳ
，は読出アドレス２５５△ｔ−Ｋ△ｔ＋ｎ△ｔをメモリ
Ｍ，，Ｍ２へと通す。同じ信号Ｒ，ＷでセレクタＳ２も
ゲートされて、線路６７からの書込アドレスｎ△ｔまた
は線路８３からの謙出アドレスＫ×△ｔ十ｎ△ｔを線路
４を介してメモリＭ３，Ｍ４へと通す。前に述べた説明
から明らかなように、Ｒ／Ｗ制御回路７５はメモリＭな
いし地の記憶および謙出を交互に可能にしてＷ信号の制
御下で書込まれそしてＲ信号の制御下で読出される情報
およびＢ間に時間遷移を与える。従って線路２３および
２４にはそれぞれ信号Ａ＋２５５△ｔ一Ｋ×△ｔおよび
Ｂ十２５５△ｔ一Ｋ×△ｔが発生され、一方線路２５，
２６にはＡ＋Ｋ△ｔおよびＢ＋Ｋ△ｔが発生される。上
に述べた構成では左および右チャンネルのＫ×△ｔ計数
間に２５５の要素時間間隔△ｔの時間遷移が行われない
。従って先に述べたようにこれ等２５５の要素時間間隔
遅延によって定められる共通の原点から対称遷移即ち−
Ｋ×△ｔおよび＋Ｋ×△ｔを設定するためにレジスタＳ
Ｒ３およびＳＲ４が設けられている。第１４図を参照し
ィンバータ１１の動作について次に説明する。Ａ／Ｄ変
換器２から線路７，２８および２９にはディジタル信号
Ｋが発生される。

このディジタル信号はィンバータ１，によって第１５図
のグラフから明らかなように（２５５一Ｋ）に変換され
る。このグラフは２つの平行な鞠線上に加算器７０の入
力側の線路２９の信号および加算器６８の入力側の線路
２８の信号を示している。これ等２つの入力信号間にィ
ンバータ１パま関係Ｋ′＝（２５５一Ｋ）を設定する。
ここで値Ｋ′は線路２８に対応しそして値Ｋは線路２９
に対応するものである。計数器ＣＮ２は線路２２および
６４，６５の瞬間計数ｎ△ｔを値２５５−ＫおよびＫに
加算し、その結果加算器６８および７０の出力には計数
（２５５−Ｋ＋ｎ）△ｔおよび（Ｋ＋ｎ）△ｔが発生さ
れる。これ等出力計数はそれぞれ前に述べたように遅延
線Ｍ，，Ｍ２およびＭ３およびＭ４に印加される。シフ
トレジスタＳＲ３は線路１７を介してデータ入力として
メモリＭ３からデータ出力を受けかつ線路８１からクロ
ック信号を受ける。

線路２５上の出力データはシフトレジスタＳＲ２に対す
るデータ入力である。シフトレジスタＳＲ２はメモリＭ
４のデータ出力ならびに線路８１からのクロツク信号を
受ける。線路６に出力されたデータはシフトレジスタＳ
Ｒ２のクロツク信号として用いられる。シフトレジスタ
ＳＲ３３，ＳＲ４は固定の長さのものであって２５鏡段
を有する。「ＭＣＩ４５６２」として市販されている２
つの固体デバイスを直列に設けてＳＲ３またはＳＲ４と
して使用することができる。また任意数の単一チップ・
ユニットを当刻技術分野で周知のように用いることがで
きよう。特に低周波で動作している時に発生される再生
波の高調成分を改善するために、第７Ａ図に示す完全矩
形波を用いる代りに信号Ａは当該技術分野で周知の方法
に従って切欠きを有するように選ぶことができる。

第１４図の回路は追加のハード・ウェアを必要とするこ
となく改良された品質の出力波を与えるものである。以
上要するに、本発明による装置は山１技術の広汎な使用
を可能にしそして時間より変化する内部波形に関する限
り問題の容易な解決を可能に子「る。

またＲＡＭ装置は電圧制御に高い精度を保証する。装置
は電圧制御に対し本具体例で用いた８ビットから１０ビ
ット分解館に容易に拡張することができる。また電動機
駆動部の電動機の回転方向を反転するために必要とされ
るような位相シーケンスの反転も単にシフトレジスタＳ
Ｒ，およびＳＲ二２によって出力される信号のシーケン
スを反転することにより容易に達成することができる。
このような反転は動作モードーこ対し左または右方向を
表わしかつＳＲ，およびＳＲ２に印加される論理制御信
号Ｌ／則こよって線路１００から制御される。

【図面の簡単な説明】

第１図は直流電源と交流負荷との間に接続されたィンバ
ータの略図、第２図は第１図のィンバ日夕によって発生
される交流電圧を時間の関数として示し、第３Ａ図ない
し第３Ｄ図は第１図のィンバータの電圧制御動作を図解
し、第４図はパルス幅制御中に発生される交流電圧を示
し、第５図は典型的なィンバータ電圧および周波数制御
装置の略図、第６図は高調波中和変換装置と関連して本
発明の具体例を示し、第７Ａ図は２つの移相器を制御す
るのに用いられる信号および第６図のィンバータ段を制
御する目的で２組の対称的に遷移された階段状波形を発
生している時に第６図の右，および左移相器から発生さ
れる信号を示し、第７８図は第６図のィンバータ段の制
御に用いられる２組の階段状の波形を発生するために相
対遷移を‐与えるモードにおいて信号ＡおよびＢを示し
、第８図は第６図の装置で基本正弦波出力波形を再生す
るのに用いられる典型的な信号曲線を示し、第９図は第
６図の具体例において用いられる変成器の定格比を示す
表、第１０図は第６図および第９図の回路によって出力
される酸素電圧のベクトル図、第１１図は信号Ａおよび
Ｂの対称的に遷移された信号対を発生するために可変遅
延線の使用を略示するものであり、第１２図は第１１図
の右遷移信号ＡＲの発生のための遅延線として用いられ
るディジタル・メモリの典型例を示し、第１３図は第１
２図の具体例において信号Ａおよび信号ＡＲ間の遅延量
Ｑを制御するのに用いられる書込および謙出信号を示し
、第１４図は本発明の好ましい具体例を示し、そして第
１５図は第１４図の比較器の動作を制御する２進数の反
転を図解するためのグラフである。 １・・交流負荷、２・・ゲート駆動回路、３１・分配器
、４・・発振器、７・・導適時間制御回路、３０・・電
圧調整器、３１・・交換器、６０・・演算増幅器、７５
・・読出−書込制御回路、Ａ，Ｂ，Ｃ，Ｄ・・サィリス
タ、ＳＲ，，・・・ＳＲ４・・シフトレジスタ、ＰＳ，
，昨２・・移相器、ＣＮ，，ＣＮ２・・計数器、Ｄ．，
・・・Ｄ４・・遅延線、Ｍ，，・・・地・・メモリ装置
、１，・・ィンバータ。 ＦＩＧ．１． ＦＩＧ２． ＦＩＧ．３Ａ． ＦＩＧ．３８． ＦＩＧ．３Ｃ． ＦＩＧ．３０． ＦＩＧ．４． ＦＩＧ．５． ＦＩＧ．６ ＦＩＧ．７Ａ ＦＩＧ．７８ ＦＩＧ．８ ＦＩＧ．９ ＦＩＧ．ｌ０ ＦＩＧ．ｌｌ ＦＩＧ．ｌ２ ＦＩＧ．ｌ３ ＦＩＧ．ｌ５ ＦＩＧ．ｌ４

Claims (1)

1. 【特許請求の範囲】 １ 電圧制御信号に関し移相変調技術で調整された電圧
   大きさおよび基本周波数を有する交流波を発生し前記電
   圧大きさに比例した量だけ離間された導通制御信号によ
   り制御される互いにπ／Ｎの位置にあるＮ個の矩形波イ
   ンバータ段と、前記各インバータ段の出力を増幅し、２
   次巻線により加算し合わせて前記基本周波数の多相交流
   を再生するための変成器とを備える型の高周波中和イン
   バータ装置において前記基本周波数と同一周波数でかつ
   デユーテイが１／２の方形パルス波形である１つの基本
   時間波形を前記電圧制御信号に比例し左方に遷移するた
   めの第１の手段と、前記出力基準周波数に対しもう１つ
   の基本時間波形を前記電圧制御信号に比例して右方に遷
   移するための第２の手段と、前記左方に遷移された時間
   波形に応答して所望の量だけ左方に遷移されたＮ個の前
   記導通制御信号の第１の組を発生するための左シフトレ
   ジスタ手段と、前記右方に遷移された時間波形に応答し
   て前記所望の量だけ右方に遷移されたＮ個の前記導通制
   御信号の第２の組を発生するための右シフトレジスタ手
   段とを有し、前記Ｎ個のインバータ段の各々は前記第１
   および第２の組から派生される前記導通制御信号の対応
   の１対の信号に応答するようにしたインバータ装置。 ２ 前記第１の遷移手段が、前記電圧制御信号より制御
   されて前記所望量より小さい予め定められた時間遅延を
   発生する可変長のデイジタル遅延線を備え、そして前記
   第２の遷移手段が、前記電圧制御信号によつて制御され
   て前記所望の量を加えた対応の予め定められた遅延時間
   を発生する可変長のデイジタル遅延線を備えている特許
   請求の範囲第１項に記載のインバータ装置。 ３ 前記可変長のデイジタル遅延線がランダム・アクセ
   ス・メモリ（ＲＡＭ）装置から構成され、前記ＲＡＭ装
   置の各々における要求された遅延は、前記１つの時間波
   形をデイジタル形態で該ＲＡＭデバイスに記憶して、記
   憶アドレスと読出アドレスとの間の遷移量を以つて記憶
   された時間波形を読出すことにより達成するようにした
   特許請求の範囲第２項に記載のインバータ装置。