JPS6040190B2 - 半導体制御整流素子 - Google Patents
半導体制御整流素子Info
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- JPS6040190B2 JPS6040190B2 JP51086052A JP8605276A JPS6040190B2 JP S6040190 B2 JPS6040190 B2 JP S6040190B2 JP 51086052 A JP51086052 A JP 51086052A JP 8605276 A JP8605276 A JP 8605276A JP S6040190 B2 JPS6040190 B2 JP S6040190B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42308—Gate electrodes for thyristors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は電流容量の大きい分割ヱミッタ型の電力用半導
体制御整流素子すなわちゲート夕一ンオフサィリスタ（
以下ＧＴＯという）に関し、さらに詳しくは小電力でオ
ン状態を保持できるようにしたＧｒ０に関するものであ
る。
体制御整流素子すなわちゲート夕一ンオフサィリスタ（
以下ＧＴＯという）に関し、さらに詳しくは小電力でオ
ン状態を保持できるようにしたＧｒ０に関するものであ
る。
電流容量の比較的大きい従来の電力用ＧＴＯは、ゲート
の横方向抵抗を極力小さくし、ゲートのバイアス効果が
カソード・ェミッ夕全面に十分にいきわたるようにする
ため、カソード・ェミツタ電極Ｋを分割し、このカソー
ド・ェミッタ電極′Ｋをゲート電極Ｇが囲むように配置
されている（第１図）。
の横方向抵抗を極力小さくし、ゲートのバイアス効果が
カソード・ェミッ夕全面に十分にいきわたるようにする
ため、カソード・ェミツタ電極Ｋを分割し、このカソー
ド・ェミッタ電極′Ｋをゲート電極Ｇが囲むように配置
されている（第１図）。
このようにゲート電極Ｇがカソード・ェミッタ電極Ｋを
囲むようにすると、ゲート電極Ｇとカソード・ェミッタ
電極Ｋの対向長（べＩＪフェリ）が大きくなり、ゲート
ターンオン電流１ｇｔが大きくなる。たとえば平均順電
流が５０〜１００Ａ級のＧＴＯの場合には、ゲートター
ンオン電流１ｇｔが２〜弘程度になる。ところで電力用
ＧＴＯが主として用いられる分野は、高周波・誘導負荷
のモーター制御などである。
囲むようにすると、ゲート電極Ｇとカソード・ェミッタ
電極Ｋの対向長（べＩＪフェリ）が大きくなり、ゲート
ターンオン電流１ｇｔが大きくなる。たとえば平均順電
流が５０〜１００Ａ級のＧＴＯの場合には、ゲートター
ンオン電流１ｇｔが２〜弘程度になる。ところで電力用
ＧＴＯが主として用いられる分野は、高周波・誘導負荷
のモーター制御などである。
このような分野においては、ＧＴＯに流れる負荷電流波
形は、第２図に示すような、谷部Ｖを呈することが多い
。この谷部の電流値がＧＴＯの保持電流以下になると、
ＧＴＯがオフする。そこで、谷部Ｖ以降さらに電流を流
し、ＧＴＯを自己保持させるためには、ゲートターンオ
ン電流１ｇｔ以上のゲート信号をゲート電極Ｇに、印加
しなければならない。このような分割ェミッタ構造にす
ると、ゲートターンオン電流１９が２〜弘と大きくなり
、オン状態を保持するには、このゲートターンオン電流
１ｇｔ以上の大きなゲート信号を与えねばならないため
、オン側のゲートドライバー回路が複雑で大形になると
いう欠点が生じる。
形は、第２図に示すような、谷部Ｖを呈することが多い
。この谷部の電流値がＧＴＯの保持電流以下になると、
ＧＴＯがオフする。そこで、谷部Ｖ以降さらに電流を流
し、ＧＴＯを自己保持させるためには、ゲートターンオ
ン電流１ｇｔ以上のゲート信号をゲート電極Ｇに、印加
しなければならない。このような分割ェミッタ構造にす
ると、ゲートターンオン電流１９が２〜弘と大きくなり
、オン状態を保持するには、このゲートターンオン電流
１ｇｔ以上の大きなゲート信号を与えねばならないため
、オン側のゲートドライバー回路が複雑で大形になると
いう欠点が生じる。
また、大きなゲート信号が与えられるため、電力消費も
大きくなるという欠点が生じる。本発明者等は、この分
割ェミッタ型ＧＴＯの次点を改良した新規な電極パター
ンを有するＧＴＯを特磯昭５１−３９３０８号として提
案した。
大きくなるという欠点が生じる。本発明者等は、この分
割ェミッタ型ＧＴＯの次点を改良した新規な電極パター
ンを有するＧＴＯを特磯昭５１−３９３０８号として提
案した。
このＧＴＯは第３図に示すように、スリット状の、カソ
ード・ヱミッ夕電極Ｋの周辺部の大部分をくし形に囲む
ように形成した主ゲート電極ＧＩと、前記カソード・ェ
ミッタ電極Ｋの周辺部の一部に対向するように形成した
補助ゲート電極Ｇ２とを設けたものである。そしてゲー
トターンオンおよびゲ−トターンオフは主ゲート電極Ｇ
Ｉで行ない、オン状態の保持は、補助ゲート電極Ｇ２で
行なうようにしたものである。このようにゲート電極Ｇ
Ｉ，Ｇ２をカソード・ェミッタ周囲に配置した場合は、
カソード・ェミッタ電極Ｋと、ゲート電極ＧＩ，Ｇ２の
パターンが微細になり、それぞれの間隔が数１０〜数１
００山大きくとっても１肌以下になる。
ード・ヱミッ夕電極Ｋの周辺部の大部分をくし形に囲む
ように形成した主ゲート電極ＧＩと、前記カソード・ェ
ミッタ電極Ｋの周辺部の一部に対向するように形成した
補助ゲート電極Ｇ２とを設けたものである。そしてゲー
トターンオンおよびゲ−トターンオフは主ゲート電極Ｇ
Ｉで行ない、オン状態の保持は、補助ゲート電極Ｇ２で
行なうようにしたものである。このようにゲート電極Ｇ
Ｉ，Ｇ２をカソード・ェミッタ周囲に配置した場合は、
カソード・ェミッタ電極Ｋと、ゲート電極ＧＩ，Ｇ２の
パターンが微細になり、それぞれの間隔が数１０〜数１
００山大きくとっても１肌以下になる。
電極間の距離が小さくなると、主ゲート電極ＧＩ−補助
ゲート電極Ｇ２間の抵抗が０．５０程度になり、主ゲー
ト電極ＧＩでのゲートターンオン電流ＩＱ，に対し、補
助ゲート電極Ｇ２でのゲートターンオン電流１ｇｔ■Ｂ
が１／２〜１／幻里度になる。このようにゲートターン
オン電流１９２が小さくなるため、５００のＡ〜２ｍＡ
以上の電流を補助ゲート電極に与えれば、オン状態を保
持することができる。したがって従来の分割ヱミッ夕構
造に比べて小電流のゲート信号でオン状態を、保持する
ことができるが、一般の電力用サィリス外こ比べればい
まだ大きく、十分満足できるものではない。本発明は、
上記欠点に鑑み、アノードと接続されたＰ，層から、カ
ソードェミッタが接続されたＮ，層まで順に、Ｐ，、Ｎ
，、Ｐ２、Ｎ２層の四層構造をもっと共に、前記カソー
ドェミッタが設けられている一方の主面に主ゲ−ト電極
と補助ゲート電極とを形成したＧＴＯにおいて、さらに
小さい電力でオン状態を保持することができるよにした
ＧＴＯを提供することを目的とするものである。
ゲート電極Ｇ２間の抵抗が０．５０程度になり、主ゲー
ト電極ＧＩでのゲートターンオン電流ＩＱ，に対し、補
助ゲート電極Ｇ２でのゲートターンオン電流１ｇｔ■Ｂ
が１／２〜１／幻里度になる。このようにゲートターン
オン電流１９２が小さくなるため、５００のＡ〜２ｍＡ
以上の電流を補助ゲート電極に与えれば、オン状態を保
持することができる。したがって従来の分割ヱミッ夕構
造に比べて小電流のゲート信号でオン状態を、保持する
ことができるが、一般の電力用サィリス外こ比べればい
まだ大きく、十分満足できるものではない。本発明は、
上記欠点に鑑み、アノードと接続されたＰ，層から、カ
ソードェミッタが接続されたＮ，層まで順に、Ｐ，、Ｎ
，、Ｐ２、Ｎ２層の四層構造をもっと共に、前記カソー
ドェミッタが設けられている一方の主面に主ゲ−ト電極
と補助ゲート電極とを形成したＧＴＯにおいて、さらに
小さい電力でオン状態を保持することができるよにした
ＧＴＯを提供することを目的とするものである。
本発明のＧＴＯは、主ゲート電極と補助ゲート電極との
間の抵抗値を堀込みまたは絶縁分離層を設けることによ
り、シリコン基板の横方向抵抗を高くしたことを特徴と
するものである。このように前記抵抗値を高くすること
によって、主ゲート電極でのゲートターンオン電流ＩＱ
，に対し、補助ゲート電極でのゲートターンオン電流１
ｇらがおよそ１′５〜１′２晩葦度と小さくなり、自己
保持させるために供給する電力が一般の電力用サィリス
タと同程度にすることができる。以下本発明について詳
細に説明する。
間の抵抗値を堀込みまたは絶縁分離層を設けることによ
り、シリコン基板の横方向抵抗を高くしたことを特徴と
するものである。このように前記抵抗値を高くすること
によって、主ゲート電極でのゲートターンオン電流ＩＱ
，に対し、補助ゲート電極でのゲートターンオン電流１
ｇらがおよそ１′５〜１′２晩葦度と小さくなり、自己
保持させるために供給する電力が一般の電力用サィリス
タと同程度にすることができる。以下本発明について詳
細に説明する。
主ゲート電極ＧＩ−補助ゲート電極Ｇ２間の抵抗値を上
げる方法としてはつぎのようなものが考えられる。
げる方法としてはつぎのようなものが考えられる。
（１）主ゲート電極ＧＩ−補助ゲート電極Ｇ２間の距離
を長くする。
を長くする。
（０）主ゲート電極ＧＩ−補助ゲート電極Ｇ２間のシリ
コン基板の横方向抵抗を高くする。
コン基板の横方向抵抗を高くする。
これにはつぎの方法がある。川 表面濃度を下げる。
【ｉｉ｝ 主ゲート電極ＧＩ−補助ゲート電極Ｇ２間に
溝を掘る。
溝を掘る。
｛ｉｉＤ 主ゲート電極ＧＩ−補助ゲート電極Ｇ２間に
異種導電型の不純物を、拡散して、絶縁分離層を形成す
る。
異種導電型の不純物を、拡散して、絶縁分離層を形成す
る。
しかし、前記（１）の主ゲート電極ＧＩ−補助ゲート電
極Ｇ２間の距離を長くする方法は、ベレット内に効率的
にゲート・カソードを配置する場合に、おのずと寸法上
の制限が生じ、１〜３側程度の距離をとっても抵抗を十
分に上げることができない。
極Ｇ２間の距離を長くする方法は、ベレット内に効率的
にゲート・カソードを配置する場合に、おのずと寸法上
の制限が生じ、１〜３側程度の距離をとっても抵抗を十
分に上げることができない。
また（Ｄ）−‘ｉ’の表面濃度を下げる方法は、ゲ−ト
電圧（ゲート・カソード逆耐圧）、ゲートターンオフ時
のゲート電流引き出し抵抗等ゲートターンオフ特性の制
限上、主ゲート電極ＧＩ−補助ゲート電極Ｇ２間の抵抗
を上げるには、ゲートターンオフ特性を相当制限しなけ
ればならないため、本発明の目的を達成することは可能
であるが望ましい方法ではない。第４図は、本発明を適
用したサィＩＪスタについて、カソードェミッタが形成
された側の主面の礎成を示すものである。
電圧（ゲート・カソード逆耐圧）、ゲートターンオフ時
のゲート電流引き出し抵抗等ゲートターンオフ特性の制
限上、主ゲート電極ＧＩ−補助ゲート電極Ｇ２間の抵抗
を上げるには、ゲートターンオフ特性を相当制限しなけ
ればならないため、本発明の目的を達成することは可能
であるが望ましい方法ではない。第４図は、本発明を適
用したサィＩＪスタについて、カソードェミッタが形成
された側の主面の礎成を示すものである。
この実施例においては、主ゲート電極ＧＩと補助ゲート
電極Ｇ２間に掘込み１０を形成し、この堀込み１０‘こ
よって、主ゲート電極ＧＩと補助ゲート電極Ｇ２間の抵
抗値を１．５〜１００にしてある。この掘込みは、半導
体の製造技術上一般に用いられている化学的エッチング
などによって容易に作ることができる。またこの堀込み
１０の代わりに、この部分に、異種導電型不純物を拡散
して絶縁分離層を形成してもよい。
電極Ｇ２間に掘込み１０を形成し、この堀込み１０‘こ
よって、主ゲート電極ＧＩと補助ゲート電極Ｇ２間の抵
抗値を１．５〜１００にしてある。この掘込みは、半導
体の製造技術上一般に用いられている化学的エッチング
などによって容易に作ることができる。またこの堀込み
１０の代わりに、この部分に、異種導電型不純物を拡散
して絶縁分離層を形成してもよい。
なお、これらのエッチング方法、選択拡散方法について
は、周知技術であるのでその詳しい説明は省略する。こ
のように、主ゲート電極ＧＩと補助ゲート電極Ｇ２間の
抵抗値を１．５〜１００とした結果、５０〜３００ｍＡ
の範囲で全力ソードェミツ夕を確実にオン状態に保つこ
とができた。
は、周知技術であるのでその詳しい説明は省略する。こ
のように、主ゲート電極ＧＩと補助ゲート電極Ｇ２間の
抵抗値を１．５〜１００とした結果、５０〜３００ｍＡ
の範囲で全力ソードェミツ夕を確実にオン状態に保つこ
とができた。
本発明は、主ゲート電極と補助ゲ−ト電極との間の抵抗
値すなわちシリコン基板の横方向抵抗を１．５〜１００
と高くしたから、オン状態を保持するのに必要な電力を
一般のサィリスタと同程度に小さくすることができる。
値すなわちシリコン基板の横方向抵抗を１．５〜１００
と高くしたから、オン状態を保持するのに必要な電力を
一般のサィリスタと同程度に小さくすることができる。
したがってゲートドライバ回路を小型かつ小容量化する
ことができるかり、コストダウンを図ることができる。
図面の簡単な説明第１図は従来の分割ェミツタ型のＣＴ
Ｏの電極パターンを示す平面図、第２図はモー夕回転制
御にＧＴＯを用いた場合の負荷電流を示す波形図、第３
図は改良した従来のＧＴＯの電極パターンを示す平面図
、第４図は本発明の一実施例を示す平面図である。
ことができるかり、コストダウンを図ることができる。
図面の簡単な説明第１図は従来の分割ェミツタ型のＣＴ
Ｏの電極パターンを示す平面図、第２図はモー夕回転制
御にＧＴＯを用いた場合の負荷電流を示す波形図、第３
図は改良した従来のＧＴＯの電極パターンを示す平面図
、第４図は本発明の一実施例を示す平面図である。
ＧＩ・・・・・・主ゲート電極、Ｇ２・・・・・・補助
ゲート電極、Ｋ・・・・・・カソード・ェミッタ、１０
・・・・・・掘込みまたは絶縁分離層。
ゲート電極、Ｋ・・・・・・カソード・ェミッタ、１０
・・・・・・掘込みまたは絶縁分離層。
第Ｉ図
第２図
第３図
第４図
Claims (1)
- 【特許請求の範囲】 １ Ｐ＿１−Ｎ＿１−Ｐ＿２−Ｎ＿２四層構造半導体基
板のＰ＿２層内に、Ｎ＿２層がスリツト状に分割された
カソードエミツタの周囲の大部分をくし型に囲むＰ＿２
層上の主ゲート電極と、カソードエミツタの周囲の一部
分に対向するＰ＿２層上の補助ゲート電極とを前記半導
体基板の一方の主面に配置し、他方の主面Ｐ＿１層上に
アノード電極を設け、前記主ゲート電極でゲートターン
オンおよびゲートターンオフさせ、また前記補助ゲート
電極でオン状態を保持させるようにした半導体制御整流
素子において、 前記主ゲート電極と補助ゲート電極と
の間に、堀込みまたは絶縁分離層を設けて両者間の抵抗
値を１．５〜１０Ωの範囲とし、補助ゲート電極で全カ
ソードエミツタを小電力でオン状態に保持できるように
したことを特徴とする半導体制御整流素子。 ２ 前記絶縁分離層は、Ｎ導電型不純物を拡散して形成
されている特許請求の範囲第１項記載の半導体制御整流
素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51086052A JPS6040190B2 (ja) | 1976-07-21 | 1976-07-21 | 半導体制御整流素子 |
| GB1397877A GB1557399A (en) | 1976-04-09 | 1977-04-01 | Gate controlled semiconductor device |
| US05/784,642 US4170020A (en) | 1976-04-09 | 1977-04-04 | Gate turn-off thyristor for reducing the on current thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51086052A JPS6040190B2 (ja) | 1976-07-21 | 1976-07-21 | 半導体制御整流素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5312281A JPS5312281A (en) | 1978-02-03 |
| JPS6040190B2 true JPS6040190B2 (ja) | 1985-09-10 |
Family
ID=13875903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51086052A Expired JPS6040190B2 (ja) | 1976-04-09 | 1976-07-21 | 半導体制御整流素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4170020A (ja) |
| JP (1) | JPS6040190B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2825794C2 (de) * | 1978-06-13 | 1986-03-20 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Abschaltbarer Thyristor |
| DE3018542A1 (de) * | 1980-05-14 | 1981-11-19 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbarem emitter-kurzschluss und verfahren zu seinem betrieb |
| JPS5871657A (ja) * | 1981-10-23 | 1983-04-28 | Toshiba Corp | ゲ−トタ−ンオフサイリスタ |
| US4467344A (en) * | 1981-12-23 | 1984-08-21 | At&T Bell Telephone Laboratories, Incorporated | Bidirectional switch using two gated diode switches in a single dielectrically isolated tub |
| US4816892A (en) * | 1982-02-03 | 1989-03-28 | General Electric Company | Semiconductor device having turn-on and turn-off capabilities |
| US4646122A (en) * | 1983-03-11 | 1987-02-24 | Hitachi, Ltd. | Semiconductor device with floating remote gate turn-off means |
| US4651189A (en) * | 1983-12-19 | 1987-03-17 | Hitachi, Ltd. | Semiconductor device provided with electrically floating control electrode |
| JPS61125173A (ja) * | 1984-11-22 | 1986-06-12 | Meidensha Electric Mfg Co Ltd | ゲ−トタ−ンオフサイリスタ |
| US4757025A (en) * | 1985-03-25 | 1988-07-12 | Motorola Inc. | Method of making gate turn off switch with anode short and buried base |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4012761A (en) * | 1976-04-19 | 1977-03-15 | General Electric Company | Self-protected semiconductor device |
| US4092703A (en) * | 1977-03-15 | 1978-05-30 | Kabushiki Kaisha Meidensha | Gate controlled semiconductor device |
-
1976
- 1976-07-21 JP JP51086052A patent/JPS6040190B2/ja not_active Expired
-
1977
- 1977-04-04 US US05/784,642 patent/US4170020A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4170020A (en) | 1979-10-02 |
| JPS5312281A (en) | 1978-02-03 |
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