JPS6035825A - Ｍｉｓ半導体集積回路 - Google Patents
Ｍｉｓ半導体集積回路Info
- Publication number
- JPS6035825A JPS6035825A JP59032372A JP3237284A JPS6035825A JP S6035825 A JPS6035825 A JP S6035825A JP 59032372 A JP59032372 A JP 59032372A JP 3237284 A JP3237284 A JP 3237284A JP S6035825 A JPS6035825 A JP S6035825A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- voltage
- misfet
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＴ８牛導体集積回路（以下ＭＯ８ＴＣと称す
る）に関し、特にショートチャネルｍＭＩＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）を有するＭＯ８ＩＣ
を対象とする。
る）に関し、特にショートチャネルｍＭＩＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）を有するＭＯ８ＩＣ
を対象とする。
最近、高集積化の面で、ショートチャネル化されたＭＩ
ＳＦＥＴを用いたＭＯ８ＩＣが開発されている。現在は
チャネル長が８μｍ程度に縮少されたＭＩ ５ＦＥＴが
出現しているが、更忙進んでチャネル長が３μｍ程度に
迄縮少される可能性がある。ところで、このようにチャ
ネル長が３μｍ以下となるようなＭＴＳＦＥＴのソース
・ドレイン間の耐圧はＩＯＶ以下の低い値になると言わ
れている。したがって、ショートチャネル化のＭＩＳＦ
ＥＴを用いたＭＯ８ＴＣの電源電圧は現在使用の電源電
圧（例えば１２■）よりも低い値に設定しなければなら
ない、しかし、ショートチャネル化ＭＴＳＦＥＴと通常
のチャネル長のＭＩＳＦＥＴとを含むＭＯ８ＴＣにおい
てショートチャネル化ＭＩＳＦＥＴのために電源電圧及
びその端子を増加させることは好ましいものではない。
ＳＦＥＴを用いたＭＯ８ＩＣが開発されている。現在は
チャネル長が８μｍ程度に縮少されたＭＩ ５ＦＥＴが
出現しているが、更忙進んでチャネル長が３μｍ程度に
迄縮少される可能性がある。ところで、このようにチャ
ネル長が３μｍ以下となるようなＭＴＳＦＥＴのソース
・ドレイン間の耐圧はＩＯＶ以下の低い値になると言わ
れている。したがって、ショートチャネル化のＭＩＳＦ
ＥＴを用いたＭＯ８ＴＣの電源電圧は現在使用の電源電
圧（例えば１２■）よりも低い値に設定しなければなら
ない、しかし、ショートチャネル化ＭＴＳＦＥＴと通常
のチャネル長のＭＩＳＦＥＴとを含むＭＯ８ＴＣにおい
てショートチャネル化ＭＩＳＦＥＴのために電源電圧及
びその端子を増加させることは好ましいものではない。
したがって１本発明の目的とするところは、電源電圧及
びその端子を増加させずにショートチャネル化ＭＴＳＦ
ＥＴを含むＭＯ８ＩＣを駆動できるようなＩＣを得るこ
とにある。他の目的はチップサイズの縮少化１回路動作
の高速化が図れるＭ０８ＩＣを提供することである。
びその端子を増加させずにショートチャネル化ＭＴＳＦ
ＥＴを含むＭＯ８ＩＣを駆動できるようなＩＣを得るこ
とにある。他の目的はチップサイズの縮少化１回路動作
の高速化が図れるＭ０８ＩＣを提供することである。
上記目的を達成するための本発明の一実施例は。
ショートチャネル型ＭＴＳＦＥＴを有する論理回路と、
こｎＭＴｓＦＥＴの耐圧限度以上の電源電圧が印加され
る端子及び、この電源端子側に設けられたレベルシフト
手段とを有し、上記レベルシフト手段な介することによ
って上記ＭＩＳＦＥＴの耐圧限度以下の電源電圧で上記
論理回路を駆動してなることを特徴とするものである。
こｎＭＴｓＦＥＴの耐圧限度以上の電源電圧が印加され
る端子及び、この電源端子側に設けられたレベルシフト
手段とを有し、上記レベルシフト手段な介することによ
って上記ＭＩＳＦＥＴの耐圧限度以下の電源電圧で上記
論理回路を駆動してなることを特徴とするものである。
以下実施例にそって図面を参照し本発明を具体的に説明
する。
する。
第１図は本発明者が考えたＭＯ８ＴＣの電圧変換回路の
回路図である。
回路図である。
図面において１は半導体チップであり、外部電源電圧Ｖ
ＤＤｉｎ（約１２Ｖ）印加用のピンＰ１を有する。２は
レベルシフト手段であり、ゲート・ドレインを上記ピン
Ｐ、に共通接続したエンハンスメント型ＭＩＳＦＥＴＭ
、からなる、３は論理回路部であり、インバータ等の論
理回路がＩｉ数個設けられている。例えば図面における
ＭＩ８ＦＢＴＭＬ１＃Ｍｌはインバータの負荷用ＦＥＴ
を示し。
ＤＤｉｎ（約１２Ｖ）印加用のピンＰ１を有する。２は
レベルシフト手段であり、ゲート・ドレインを上記ピン
Ｐ、に共通接続したエンハンスメント型ＭＩＳＦＥＴＭ
、からなる、３は論理回路部であり、インバータ等の論
理回路がＩｉ数個設けられている。例えば図面における
ＭＩ８ＦＢＴＭＬ１＃Ｍｌはインバータの負荷用ＦＥＴ
を示し。
そのゲートとドレインが電源線に共通接続される。
ここで、論理回路３は１例えばチャネル長が３μｍのシ
ョートチャネル型ＭＩ８ＦＥＴによって構成されており
、七〇ＦＥＴの耐圧は低い。このため、レベルシフト手
段２の出力電圧Ｖ。Ｄｕｔｉけ７〜８ｖ前後になるよう
にＦＢＴＶ、の定数を設定する必要がある。また、ｉｍ
論理回路部を流れる負荷電流による電源電圧の変動を小
さくするためにＭＩＳＦＥＴＭｏのチャネル幅とチャネ
ル長の比（Ｗ／Ｌ）は約１０００程度の値にしなければ
ならない、なお、上記レベルシフト手段２は第２図に示
すようにゲート・ドレイン間を短絡接続した複数個のＭ
ＴＳＦＥＴＭ、−Ｍｎを直列接続することによって構成
してもよい。このようにすれは、より低い電源電圧ｖＤ
Ｄｕｔｉを得ることができる。
ョートチャネル型ＭＩ８ＦＥＴによって構成されており
、七〇ＦＥＴの耐圧は低い。このため、レベルシフト手
段２の出力電圧Ｖ。Ｄｕｔｉけ７〜８ｖ前後になるよう
にＦＢＴＶ、の定数を設定する必要がある。また、ｉｍ
論理回路部を流れる負荷電流による電源電圧の変動を小
さくするためにＭＩＳＦＥＴＭｏのチャネル幅とチャネ
ル長の比（Ｗ／Ｌ）は約１０００程度の値にしなければ
ならない、なお、上記レベルシフト手段２は第２図に示
すようにゲート・ドレイン間を短絡接続した複数個のＭ
ＴＳＦＥＴＭ、−Ｍｎを直列接続することによって構成
してもよい。このようにすれは、より低い電源電圧ｖＤ
Ｄｕｔｉを得ることができる。
第３図は上記第１図に示した回路を半導体装置化した場
合の例を示すレイアウト図である。
合の例を示すレイアウト図である。
図面において、ｌは半導体チップであり、その周囲は半
導体ペレットのスクライブ面である。このスクライブ面
から約５０μｍ程度内側に入った部分がスクライプ領域
である。この実施例では。
導体ペレットのスクライブ面である。このスクライブ面
から約５０μｍ程度内側に入った部分がスクライプ領域
である。この実施例では。
上記スクライプ領域内にレベルシフト用ＭＴＳＰＥＴＭ
ｏを形成する。すなわち１図面において。
ｏを形成する。すなわち１図面において。
外周斜線部４がＭＩＳＦＥＴＭｏのドレインおよびゲー
ト電極用アルミ配線層であり、その内周斜線部５がＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｍｏのソース電極用アルミ配線層
である。この両前線層４．５の直下にＭＴＳＦＥＴＭｏ
のチャネル領域が形成される。なお。
ト電極用アルミ配線層であり、その内周斜線部５がＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｍｏのソース電極用アルミ配線層
である。この両前線層４．５の直下にＭＴＳＦＥＴＭｏ
のチャネル領域が形成される。なお。
点線で囲まれた部分３は論理回路部であり、６は電源電
圧■ＤＤｉｎ印加用パッドであり、５ａ〜５ｄは論理回
路用電源■ 印加用アルミ配線層であｏｕｔｉ る。
圧■ＤＤｉｎ印加用パッドであり、５ａ〜５ｄは論理回
路用電源■ 印加用アルミ配線層であｏｕｔｉ る。
第４図は上記第３図のレイアウト図における左端部Ａ−
Ａ線拡線断大断面図る。同図に示すようにＰ型中導体基
体１のスクライプ面１ａｌｃ接してＭＴＳＦＥＴＭｏの
ドレイン領域となるｎ＋型拡赦層７が形成され、この拡
散層７から離れた位置に上記ＦＥＴＭＯのソース領域と
なるｎ＋拡散層８が形成され、このソース・ドレイン領
域上部にゲート絶縁膜１０及びゲート領域たるポリシリ
コン層１２が積層される。そして、上記ドレイン領域７
とゲート領域１２を短絡するようにアルミ配線層４が蒸
着される。５はソース電極用アルミ配線層である。
Ａ線拡線断大断面図る。同図に示すようにＰ型中導体基
体１のスクライプ面１ａｌｃ接してＭＴＳＦＥＴＭｏの
ドレイン領域となるｎ＋型拡赦層７が形成され、この拡
散層７から離れた位置に上記ＦＥＴＭＯのソース領域と
なるｎ＋拡散層８が形成され、このソース・ドレイン領
域上部にゲート絶縁膜１０及びゲート領域たるポリシリ
コン層１２が積層される。そして、上記ドレイン領域７
とゲート領域１２を短絡するようにアルミ配線層４が蒸
着される。５はソース電極用アルミ配線層である。
上記一方のアルミ配線層４．にけ外部電源■ＤＤｉｎが
・印加され、他方のアルミ配線層５から使用を源Ｖ が
取り出される。なお、図面において９ｏｕｔｉ は重化膜、１１はリンシリケートガラス（ＰＳＧ）膜で
ある。また、を流リークを防止するためＫＭＩＳＦＥＴ
ＭＯスクライブ面との間に絶縁層を設けてもよい。
・印加され、他方のアルミ配線層５から使用を源Ｖ が
取り出される。なお、図面において９ｏｕｔｉ は重化膜、１１はリンシリケートガラス（ＰＳＧ）膜で
ある。また、を流リークを防止するためＫＭＩＳＦＥＴ
ＭＯスクライブ面との間に絶縁層を設けてもよい。
このような構成によれば、上記レベルシフト用のＭＴＳ
ＦＥＴＭ０のチャネル長Ｌ（第４図におけるｎ＋拡散層
７と８の間の距ＩＩｍ）と、チャネル幅Ｗ（第３図にお
ける配線層４の長さにほぼ等しい）との比Ｗ／Ｔ、を十
分大きくとることができる。
ＦＥＴＭ０のチャネル長Ｌ（第４図におけるｎ＋拡散層
７と８の間の距ＩＩｍ）と、チャネル幅Ｗ（第３図にお
ける配線層４の長さにほぼ等しい）との比Ｗ／Ｔ、を十
分大きくとることができる。
したがって、その比を１０００程度と丁れば外部電源電
圧■ＤＤｉｎ（１２■）印加時に使用電源電圧ＶＤＤｕ
ｔｉを７〜８■とすることができる。
圧■ＤＤｉｎ（１２■）印加時に使用電源電圧ＶＤＤｕ
ｔｉを７〜８■とすることができる。
以上構成によると、ショートチャネル型ＭＩＳＦＥＴ（
例えばチャネル長３μｍのもの）を有する論理回路３を
外部電源電圧及び端子を増加させルコトｔｘ ＜ 、そ
のＭＩＳＦＥＴの耐圧限度以下の電源電圧で駆動するこ
とができる。また、レベルシフト用ＭＩＳＦＥＴＭｏを
上述のように半導体チップのスクライプ領域に沿って形
成丁れば、チップサイズを増加させることなく電流容量
の大きなＮｌ５ＦＥＴを得ることができるから集積度の
面でも有効である。さらに、上記レベルシフト用ＭＩＳ
ＦＥＴＭｏは論理回路の保護菓子として動作する。通常
ＭＩＳＦＥＴはゲート酸化膜が薄く形成されていること
により、ゲート破壊が起り易いため、ゲート配線には直
接外部から高電圧が印加されないように保護回路が設け
られる。ところが１本発明では上記Ｍ１：ＳＦＥＴＭｏ
が抵抗票子としての機能を有する故、これが保護票子と
なり特別に保護回路を設ける必要がなくなる。
例えばチャネル長３μｍのもの）を有する論理回路３を
外部電源電圧及び端子を増加させルコトｔｘ ＜ 、そ
のＭＩＳＦＥＴの耐圧限度以下の電源電圧で駆動するこ
とができる。また、レベルシフト用ＭＩＳＦＥＴＭｏを
上述のように半導体チップのスクライプ領域に沿って形
成丁れば、チップサイズを増加させることなく電流容量
の大きなＮｌ５ＦＥＴを得ることができるから集積度の
面でも有効である。さらに、上記レベルシフト用ＭＩＳ
ＦＥＴＭｏは論理回路の保護菓子として動作する。通常
ＭＩＳＦＥＴはゲート酸化膜が薄く形成されていること
により、ゲート破壊が起り易いため、ゲート配線には直
接外部から高電圧が印加されないように保護回路が設け
られる。ところが１本発明では上記Ｍ１：ＳＦＥＴＭｏ
が抵抗票子としての機能を有する故、これが保護票子と
なり特別に保護回路を設ける必要がなくなる。
上記第１図で示した回路では、論理回路３を使用電源電
圧ｖＤＤｕｔｉのみで駆動する場合を示したが、第５図
に示すように２電源で駆動してもよい。
圧ｖＤＤｕｔｉのみで駆動する場合を示したが、第５図
に示すように２電源で駆動してもよい。
第５図は外部電源電圧ＶＤＤｉｎと、使用電源電圧■Ｄ
Ｄｕｔｉの２電源で論理回路３を駆動する場合を示す本
発明の一笑施例回路図である。すなわち。
Ｄｕｔｉの２電源で論理回路３を駆動する場合を示す本
発明の一笑施例回路図である。すなわち。
半導体チップ１の外部からピンＰ、を介して電源電圧ｖ
ＤＤｉｎ（例えば１２■）を印加し、レベルシフト用Ｍ
Ｔ Ｓ Ｆ Ｅ Ｔ Ｍ ｏを介してシフトされた電
圧ｖＤＤｕｔ＋ （例えば７〜８Ｖ）を論理回路３の第
１の駆動電源とし、１１１埋回路内のインバータ（負荷
用ＭＩＳＦＨＴＭＬ１．駆動用ＭＴＳＦＥＴＭＤ、）の
負荷用ＭＩＳＦＥＴＭＬ、のゲートには外部電源電圧ｖ
ＤＤ；。を印加し、これを第２の駆動電源とする。なお
１図には示していないが、この論理回路３内の他の負荷
用ＭＩＳＦＥＴのゲートにも必要ならば外部電源電圧ｖ
ＤＤ１ｎを印加する。
ＤＤｉｎ（例えば１２■）を印加し、レベルシフト用Ｍ
Ｔ Ｓ Ｆ Ｅ Ｔ Ｍ ｏを介してシフトされた電
圧ｖＤＤｕｔ＋ （例えば７〜８Ｖ）を論理回路３の第
１の駆動電源とし、１１１埋回路内のインバータ（負荷
用ＭＩＳＦＨＴＭＬ１．駆動用ＭＴＳＦＥＴＭＤ、）の
負荷用ＭＩＳＦＥＴＭＬ、のゲートには外部電源電圧ｖ
ＤＤ；。を印加し、これを第２の駆動電源とする。なお
１図には示していないが、この論理回路３内の他の負荷
用ＭＩＳＦＥＴのゲートにも必要ならば外部電源電圧ｖ
ＤＤ１ｎを印加する。
上記のような構成によれは、論理回路内の各回路の出力
電圧（例えばインバータの出力Ｖ。）を電源電圧にまで
高めることができる。すなわち。
電圧（例えばインバータの出力Ｖ。）を電源電圧にまで
高めることができる。すなわち。
通常１電源の入を使用した場合にはインバータから電源
電圧に等しい出力電圧を得ようとするにはブートストラ
ップ容量を付加する必要があるが。
電圧に等しい出力電圧を得ようとするにはブートストラ
ップ容量を付加する必要があるが。
上記回路のように外部電源電圧ｖＤＤ、ｎを負荷ＭＩＳ
ＦＥＴのゲートに印加するような２電源方式を用いれは
、ブートストラップ容量を用いることなぐｖＤＤｕｔｉ
の出力電圧を得ることができる。したがって、チップサ
イズの縮少化、動作の高速化が図れる。
ＦＥＴのゲートに印加するような２電源方式を用いれは
、ブートストラップ容量を用いることなぐｖＤＤｕｔｉ
の出力電圧を得ることができる。したがって、チップサ
イズの縮少化、動作の高速化が図れる。
なお、上記実施例では示さなかったが、負荷ＭＩＳＦＥ
Ｔのチャネル長を大きくすることができる場合は、負荷
ＭＩＳＦＥＴのドレインに直接ＶＤＤｉｎを印加して回
路全体の高速化を図ることもできる。
Ｔのチャネル長を大きくすることができる場合は、負荷
ＭＩＳＦＥＴのドレインに直接ＶＤＤｉｎを印加して回
路全体の高速化を図ることもできる。
本発明はショートチャネル型ＭＩＳＦＥＴを用いたＭＯ
８ＩＣに広く利用できる。
８ＩＣに広く利用できる。
第１図は本発明者が考えたＭＯ８ＩＣのレベル変換回路
の回路図、第２図は上記回路内のレベルシフト手段の他
側を示す回路図、第３図は上記第１図の回路を牟導体装
置化した場合の一例を示すレイアウト図、第４図は上記
レイアウト図のＡ−Ａ線拡大断面図、第５図は本発明の
実施例を示す回路図である。 １・・・半導体チップ、２・・・レベルシフト手段、３
・・・論理回路、４，５・・・アルミ配線層、６・・・
パッド。 ７．８・・・ｎ＋型拡赦層、９．１０・・・酸化膜、１
１・・・ＰＳＧ膜、１２・・・ポリシリコン層、Ｍｌ〜
Ｍ ｎ ＋Ｍｏ、ＭＬ１２ＭＴＪ２１ＭＤ１・・・ＭＴ
ｓＦＥＴ０第 １ 図 第 ２ 図 第 ３ 図 ４、．５ ６” Ｖμｃ、、−。 ＆ 、５；ｃ ９□： Ｓ）、１ 一４二： １ １ ＝ Ａ −＼２゜ 第 ５ 図 第 ４ 図 、）ｄ− １３２−
の回路図、第２図は上記回路内のレベルシフト手段の他
側を示す回路図、第３図は上記第１図の回路を牟導体装
置化した場合の一例を示すレイアウト図、第４図は上記
レイアウト図のＡ−Ａ線拡大断面図、第５図は本発明の
実施例を示す回路図である。 １・・・半導体チップ、２・・・レベルシフト手段、３
・・・論理回路、４，５・・・アルミ配線層、６・・・
パッド。 ７．８・・・ｎ＋型拡赦層、９．１０・・・酸化膜、１
１・・・ＰＳＧ膜、１２・・・ポリシリコン層、Ｍｌ〜
Ｍ ｎ ＋Ｍｏ、ＭＬ１２ＭＴＪ２１ＭＤ１・・・ＭＴ
ｓＦＥＴ０第 １ 図 第 ２ 図 第 ３ 図 ４、．５ ６” Ｖμｃ、、−。 ＆ 、５；ｃ ９□： Ｓ）、１ 一４二： １ １ ＝ Ａ −＼２゜ 第 ５ 図 第 ４ 図 、）ｄ− １３２−
Claims (1)
- １、ＭＩＳＦＥＴによって構成されたインバータを有す
る論理回路と、このＭＴＳＦＥＴの耐圧限度以上または
、それに近い第１の電源電圧が印加される端子及び、上
記電源電圧をレベル変換させて上記論理回路に上記ＭＩ
ＳＦＥＴの上記第１の電源電圧より低い第２の電源電圧
を与えるレベル変換手段とを有し、このレベル変換手段
の出力を上記論理回路の駆動電源としたものにおいて、
上記論理回路内のインバータの負荷用ＭＩＳＦＥＴのゲ
ートに上記第１の電源電圧を印加したことを特徴とする
ＭＴＳ牛導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032372A JPS6035825A (ja) | 1984-02-24 | 1984-02-24 | Ｍｉｓ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032372A JPS6035825A (ja) | 1984-02-24 | 1984-02-24 | Ｍｉｓ半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8740977A Division JPS5423340A (en) | 1977-07-22 | 1977-07-22 | Mis semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035825A true JPS6035825A (ja) | 1985-02-23 |
Family
ID=12357111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59032372A Pending JPS6035825A (ja) | 1984-02-24 | 1984-02-24 | Ｍｉｓ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035825A (ja) |
-
1984
- 1984-02-24 JP JP59032372A patent/JPS6035825A/ja active Pending
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