JPS6033593A - マトリックス型表示素子駆動用薄膜トランジスタ - Google Patents
マトリックス型表示素子駆動用薄膜トランジスタInfo
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- JPS6033593A JPS6033593A JP14319483A JP14319483A JPS6033593A JP S6033593 A JPS6033593 A JP S6033593A JP 14319483 A JP14319483 A JP 14319483A JP 14319483 A JP14319483 A JP 14319483A JP S6033593 A JPS6033593 A JP S6033593A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマトリックス型表示素子駆動用薄膜トランジス
タに関するものである。
タに関するものである。
従来例の構成とその問題点
薄膜トランジスタを利用したマトリックス型ＥＬ表示用
駆動装置は１９７７年にウェスティングハウス社より発
表されている。またその仕様の詳細は、ＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎ ｏｎ ＥｌｅｃｔｒｏｎＤａｖｉ
ｃｅｓ ＥＤ−２７Ｐ、２２３，１９８０ Ｆ、Ｃ，Ｌ
ｕｏ ａｎｄＷ、Ａ、Ｈｅ５ｔｅｒ ” Ｄｅｓｉｇｎ
ａｎｄ Ｆａｂｌｉｃａｔｉｏｎ ｏｆＬａｒｇｅ−
Ａｒｅａ Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
ＭａｔｒｉｘＣｉｒｕｉｔｓ ｆｏｒ Ｆｌａｔ−Ｄ
ｉｓｐｌａｙ Ｐａｎｅｌｓ”に述べられている。
駆動装置は１９７７年にウェスティングハウス社より発
表されている。またその仕様の詳細は、ＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎ ｏｎ ＥｌｅｃｔｒｏｎＤａｖｉ
ｃｅｓ ＥＤ−２７Ｐ、２２３，１９８０ Ｆ、Ｃ，Ｌ
ｕｏ ａｎｄＷ、Ａ、Ｈｅ５ｔｅｒ ” Ｄｅｓｉｇｎ
ａｎｄ Ｆａｂｌｉｃａｔｉｏｎ ｏｆＬａｒｇｅ−
Ａｒｅａ Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
ＭａｔｒｉｘＣｉｒｕｉｔｓ ｆｏｒ Ｆｌａｔ−Ｄ
ｉｓｐｌａｙ Ｐａｎｅｌｓ”に述べられている。
以下５．図を用いながらマトリックス型ＥＬ表示装置お
よびその駆動方法について簡単に説明する。
よびその駆動方法について簡単に説明する。
第１図は、薄膜、トランジスタを用いたマトリックス型
ＥＬ表示装置の概略図を示してい、る。−絵素の表示セ
ルは破線内で示される回路を有している。
ＥＬ表示装置の概略図を示してい、る。−絵素の表示セ
ルは破線内で示される回路を有している。
すなわち、スイ・ンチングトランジスタＴ１．及びその
−′方の端子が前記スイッチングトランジスタＴ１のソ
ース端子に接続している信号蓄積用コンデンサＣ８，及
びそのゲート端子が前記スイッチングトランジスタＴ１
のソース端子に接続し、かつそのソース端子で比ンデン
サＣ８の他方の端子と接続している電力用トランジスタ
Ｔ２．及びその一方の端子が前記電力用トランジスタＴ
２のドレイン端子に接続し、他方の端子が電源Ｂに接続
しているＥＬ、素子ＣＥＬより構成さｎている。また前
記スイッチングトランジスタＴ、のソース端子は情報信
号母線ｘ１．ｘ２・・・・・・に、ゲート端子はスイッ
チング信号母線Ｙ１．Ｙ２・・・・・・にそれぞれ接続
され、前記信号蓄積用コンデンサＣ８の一方の端子及び
前記電力用トランジスタＴ２のソース端子は、前記電源
Ｂに接続する共通垂直母線Ｐに接続されている。
−′方の端子が前記スイッチングトランジスタＴ１のソ
ース端子に接続している信号蓄積用コンデンサＣ８，及
びそのゲート端子が前記スイッチングトランジスタＴ１
のソース端子に接続し、かつそのソース端子で比ンデン
サＣ８の他方の端子と接続している電力用トランジスタ
Ｔ２．及びその一方の端子が前記電力用トランジスタＴ
２のドレイン端子に接続し、他方の端子が電源Ｂに接続
しているＥＬ、素子ＣＥＬより構成さｎている。また前
記スイッチングトランジスタＴ、のソース端子は情報信
号母線ｘ１．ｘ２・・・・・・に、ゲート端子はスイッ
チング信号母線Ｙ１．Ｙ２・・・・・・にそれぞれ接続
され、前記信号蓄積用コンデンサＣ８の一方の端子及び
前記電力用トランジスタＴ２のソース端子は、前記電源
Ｂに接続する共通垂直母線Ｐに接続されている。
次に従来のマトリックス型ＥＬ表示装置の駆動方法を第
２図の駆動波形を用いて説明する。
２図の駆動波形を用いて説明する。
第２図（、）に示すようにフレーム時間Ｆ１の時間ｔ１
において第１図のスイ・ンチング信号母線Ｙ１に、パル
ス幅ｔｆのパルス電圧Ｖ、が印加されると、時間１ｆの
間スイッチングトランジスタＴ１は導通（オン）状態と
なる。同時に情報信号母線ｘ１にもパルス幅ｔｆ′のパ
ルス電圧Ｖ２（第２図（ｂ））が印加されると、時間ｌ
ｆ／の間トランジスタＴ、の導通抵抗（ＲＯＮ ）を通
して、蓄積用コンデンサＣ８の両端の電圧ｖｃｓは式（
１）に従って変化する。
において第１図のスイ・ンチング信号母線Ｙ１に、パル
ス幅ｔｆのパルス電圧Ｖ、が印加されると、時間１ｆの
間スイッチングトランジスタＴ１は導通（オン）状態と
なる。同時に情報信号母線ｘ１にもパルス幅ｔｆ′のパ
ルス電圧Ｖ２（第２図（ｂ））が印加されると、時間ｌ
ｆ／の間トランジスタＴ、の導通抵抗（ＲＯＮ ）を通
して、蓄積用コンデンサＣ８の両端の電圧ｖｃｓは式（
１）に従って変化する。
ユ
ＶＣ８＝Ｖ２（１−ｅ ’ ） −・−・−（１）ここ
でτ１−ＲｏＮ−Ｃ８ 次に時間１ｆ後には、スイッチング信号母線Ｙ１の電圧
ｖ１は０となり、スイッチングトランジスタＴ１は遮断
（オフ）状態となる。このとき、蓄積用コンデンサＣ８
に蓄積されている電荷は、スイッチングトランジスタＴ
１の遮断抵抗ｃＲｏＦＦｔｉ通して放電を開始する。こ
の時、蓄積用コンデンサＣ８の、両端の電圧■ｃｓは式
（２）に従って変化する。
でτ１−ＲｏＮ−Ｃ８ 次に時間１ｆ後には、スイッチング信号母線Ｙ１の電圧
ｖ１は０となり、スイッチングトランジスタＴ１は遮断
（オフ）状態となる。このとき、蓄積用コンデンサＣ８
に蓄積されている電荷は、スイッチングトランジスタＴ
１の遮断抵抗ｃＲｏＦＦｔｉ通して放電を開始する。こ
の時、蓄積用コンデンサＣ８の、両端の電圧■ｃｓは式
（２）に従って変化する。
−生
ｖｃｓ＝■２ｅ τ２ ・・・・・・（２）ここでτ２
＝ＲＯＦＦ−Ｃ８ 次のフレーム時間Ｆメおいて再びスイッチング信号母線
Ｙ、にパルス電圧ｖ１が印加されても、情報信号母線ｘ
１の電圧が０であればコンデンサＣ８に蓄積されている
電荷はすみやかに放電され（時定数τ１）ｖｃｓは０と
なる。以上述べたｖｃｓの電圧波形を第２図（Ｃ）に示
す。
＝ＲＯＦＦ−Ｃ８ 次のフレーム時間Ｆメおいて再びスイッチング信号母線
Ｙ、にパルス電圧ｖ１が印加されても、情報信号母線ｘ
１の電圧が０であればコンデンサＣ８に蓄積されている
電荷はすみやかに放電され（時定数τ１）ｖｃｓは０と
なる。以上述べたｖｃｓの電圧波形を第２図（Ｃ）に示
す。
ところで、ｖｃｓは第１図より明らかなように、電力用
トランジスタＴ２のゲート電圧に等しい。したがってｖ
ｃｓが高電位となれば、前記電力用トランジスタＴ２は
導通（オン）状態となり低抵抗となるため、ＥＬ素子Ｃ
ＥＬの両端の電圧が上昇し、閾値電圧ｖＴを越えると発
光する。
トランジスタＴ２のゲート電圧に等しい。したがってｖ
ｃｓが高電位となれば、前記電力用トランジスタＴ２は
導通（オン）状態となり低抵抗となるため、ＥＬ素子Ｃ
ＥＬの両端の電圧が上昇し、閾値電圧ｖＴを越えると発
光する。
上述の如き動作特性を示すマ） ＩＪックス型ＥＬ表示
用駆動装置においては、スイッチングトランジスタＴ、
のＲＯＦＦは極めて高い値に保持しなければならない。
用駆動装置においては、スイッチングトランジスタＴ、
のＲＯＦＦは極めて高い値に保持しなければならない。
例えば前記ＥＬ表示装置を６０ Ｈｚの周波数で動作さ
せた場合にはフレーム時間は１６．７ミリ秒となる。コ
ンデンサＣｓの容量が１０ｐＦの場合には、（２）式よ
りτ−１６．７ミリ秒とするにはトランジスタＴ１のＲ
ＯＦＦは約２×１０Ωとなる。さらに情報信号電圧は通
常のＩＣで駆動できる電圧である１ｏｖとすると、スイ
ッチングトランジスタＴ１の遮断状態での漏れ電ｉ ｌ
０ＦＦは５ｎＡとなる。このような微少漏れ電流のトラ
ンジスタをパネル全域、例えば１ｏＣｒｎ×１ｏＣｒｒ
Ｌのパネルで３本／ｉの割合で絵素がある場合には、９
００００個のトランジスタが必要となる。これらを全体
にわたり均一に作製することは非常に困難である。また
、コンデンサＣ８の容量を大きくすればスイッチングト
ランジスタＴ１の１ＯＦＦの値は大きくできるが、−絵
素の面積が大きくなり、実用性に乏しくなる。ち々みに
膜厚が５０００への酸化アルミニウムを用いて容量が１
ｏｐＦのコンデンサを作製した場合でもその面積は約２
５０Ｘ２５０μｍ２とかなり大きいものになる。
せた場合にはフレーム時間は１６．７ミリ秒となる。コ
ンデンサＣｓの容量が１０ｐＦの場合には、（２）式よ
りτ−１６．７ミリ秒とするにはトランジスタＴ１のＲ
ＯＦＦは約２×１０Ωとなる。さらに情報信号電圧は通
常のＩＣで駆動できる電圧である１ｏｖとすると、スイ
ッチングトランジスタＴ１の遮断状態での漏れ電ｉ ｌ
０ＦＦは５ｎＡとなる。このような微少漏れ電流のトラ
ンジスタをパネル全域、例えば１ｏＣｒｎ×１ｏＣｒｒ
Ｌのパネルで３本／ｉの割合で絵素がある場合には、９
００００個のトランジスタが必要となる。これらを全体
にわたり均一に作製することは非常に困難である。また
、コンデンサＣ８の容量を大きくすればスイッチングト
ランジスタＴ１の１ＯＦＦの値は大きくできるが、−絵
素の面積が大きくなり、実用性に乏しくなる。ち々みに
膜厚が５０００への酸化アルミニウムを用いて容量が１
ｏｐＦのコンデンサを作製した場合でもその面積は約２
５０Ｘ２５０μｍ２とかなり大きいものになる。
発明の目的
本発明は上記従来例の欠点を除去したものであり、漏れ
電流の極めて少ないダイオードとスイッチングトランジ
スタとを一体化することにより、スイッチングトランジ
スタのＯＦＦ状態での漏れ電流ｌ０ＦＦ ｋ極めて微少
にしたマトリックス型表示素子駆動用薄膜トランジスタ
を提供することを目的とする。
電流の極めて少ないダイオードとスイッチングトランジ
スタとを一体化することにより、スイッチングトランジ
スタのＯＦＦ状態での漏れ電流ｌ０ＦＦ ｋ極めて微少
にしたマトリックス型表示素子駆動用薄膜トランジスタ
を提供することを目的とする。
発明の構成
本発明は、上記の目的を達成するため、ドレイン電極と
なる導電体層が絶縁物層を介して半導体層と接すること
を特徴とするマトリックス型表示素子駆動用薄膜トラン
ジスタを構成することを特徴とする。
なる導電体層が絶縁物層を介して半導体層と接すること
を特徴とするマトリックス型表示素子駆動用薄膜トラン
ジスタを構成することを特徴とする。
本発明によれば、極めて漏れ電流の小さいダイオードＤ
がスイッチングトランジスタＴ１と直列に接続、一体化
されることになり、容易にコンデンサＣ８に貯えられる
情報信号の電荷を１フレ一ム時間中、確実に保持せしめ
るものである。
がスイッチングトランジスタＴ１と直列に接続、一体化
されることになり、容易にコンデンサＣ８に貯えられる
情報信号の電荷を１フレ一ム時間中、確実に保持せしめ
るものである。
実施例の説明
第３図は本発明で薄膜トランジスタと一体化して用いる
ダイオードＤの一例の断面図である。基板１上に例えば
アルミニウムからなるアノード電極２．前記アノード電
極」−に例えば膜厚５ｏ〇八程度の酸化アルミナ（八ｆ
１２０３）からなる絶縁膜厚３゜前記絶縁膜層３上に例
えば６ｏＯ〜１０００人程度のセレン化カドミウム（Ｃ
ｄＳｅ）からなる半導体膜４、前記半導体膜４」二に例
えばアルミニウムからなるカソード電極６から構成され
ている。
ダイオードＤの一例の断面図である。基板１上に例えば
アルミニウムからなるアノード電極２．前記アノード電
極」−に例えば膜厚５ｏ〇八程度の酸化アルミナ（八ｆ
１２０３）からなる絶縁膜厚３゜前記絶縁膜層３上に例
えば６ｏＯ〜１０００人程度のセレン化カドミウム（Ｃ
ｄＳｅ）からなる半導体膜４、前記半導体膜４」二に例
えばアルミニウムからなるカソード電極６から構成され
ている。
第４図はこのダイオードの電流電圧特性である。
順方向の立上り電圧は１ｖ程度であり、情報信号電圧（
通常１ｏｖ程度が用いられる）に比べれば十分小さく回
路動作上全く問題はない。更に第５図に示すように絶縁
物層３の膜厚が１０００八以下であれば順方向の抵抗値
は十分小さく良好な立上り特性を示す。また逆方向のり
−り電流は約ｓ ｘ １ｏ ’Ａ／ｃａ程度と従来のス
イッチングトランジスタの遮断状態での漏れ電流に比べ
て数１０分の１に減少している。この理由は、スイッチ
ングトランジスタの場合には、その漏れ電流は半導体層
として用いる材料の抵抗率で決まり、通常それが１０６
〜１０５Ω・ｃｍであるのに対して、本発明に用いるダ
イオードの漏れ電流は、絶縁膜中のトラップケ介したキ
ャリアのトンネル現象と半導体の絶縁膜界面での電位分
布とで決まると考えられる全く異なる導電機構によるか
らである。
通常１ｏｖ程度が用いられる）に比べれば十分小さく回
路動作上全く問題はない。更に第５図に示すように絶縁
物層３の膜厚が１０００八以下であれば順方向の抵抗値
は十分小さく良好な立上り特性を示す。また逆方向のり
−り電流は約ｓ ｘ １ｏ ’Ａ／ｃａ程度と従来のス
イッチングトランジスタの遮断状態での漏れ電流に比べ
て数１０分の１に減少している。この理由は、スイッチ
ングトランジスタの場合には、その漏れ電流は半導体層
として用いる材料の抵抗率で決まり、通常それが１０６
〜１０５Ω・ｃｍであるのに対して、本発明に用いるダ
イオードの漏れ電流は、絶縁膜中のトラップケ介したキ
ャリアのトンネル現象と半導体の絶縁膜界面での電位分
布とで決まると考えられる全く異なる導電機構によるか
らである。
第６図に一例として前述の材料で構成した本発明に用い
たダイオードの動作原理をエネルギー図ヶ用いて説明す
る。Ａｌｌ −ＣｄＳｅ間に外部から電圧Ｖ が印加さ
れる。ｖａｐｐ＝０（第６図（ａ））のｐｐ の場合には、Ａ君とＣｄＳｅとのフェルミ準位は一致し
ており、かつＣｄＳｅはＡｌｌ、２０３膜との界面にお
いてその電位はやや上昇している０この時ダイオードに
電流は流れない。つぎに、Ａｌ側に正のｖａｐｐを印加
した（第６図（ｂ））場合には、ＣｄＳｅのＡ２２０３
膜界面での電位は下向きになり、フェルミ準位以下の電
位になると界面にキャリア（電子）が蓄積される。さら
にこの時、へβ２０３膜中の電位分布は。
たダイオードの動作原理をエネルギー図ヶ用いて説明す
る。Ａｌｌ −ＣｄＳｅ間に外部から電圧Ｖ が印加さ
れる。ｖａｐｐ＝０（第６図（ａ））のｐｐ の場合には、Ａ君とＣｄＳｅとのフェルミ準位は一致し
ており、かつＣｄＳｅはＡｌｌ、２０３膜との界面にお
いてその電位はやや上昇している０この時ダイオードに
電流は流れない。つぎに、Ａｌ側に正のｖａｐｐを印加
した（第６図（ｂ））場合には、ＣｄＳｅのＡ２２０３
膜界面での電位は下向きになり、フェルミ準位以下の電
位になると界面にキャリア（電子）が蓄積される。さら
にこの時、へβ２０３膜中の電位分布は。
Ａｌ側が高電位となっているので、Ａｌ２Ｏ３膜とＣｄ
Ｓｅとの界面に蓄積している電子はＡｌｌ、２０３膜中
のトラップレベル等ヶ介してトンネル現象によりＡｌ２
Ｏ３膜を通過してＡＰ側に至る。すなわち順方向電流が
流れる。つぎにＡｌ側に負のｖａｐｐｆ：印加した（第
６図（Ｃ））場合には、ＣｄＳｅのＡ２２０３膜界面で
の電位は上向きになり、界面での電子密度は低くなりＣ
ｄＳｅ １ｕｌｌに空乏層ができる。この場合にはＡｆ
ｉ −ＣｄＳｅは電流はほとんど流れない。このような
動作メカニズムを有する本発明に使用するダイオードの
漏れ電流はＡｌｌ、２０３膜やＳ １０２膜やＳｉ３Ｎ
４膜を用いた場合、その膜厚が５００〜１０００への間
でほぼ一定で６×１Ｏ−６Ａ／ｃｎｉ程度である。また
漏れ電流のＣｄＳｅ膜厚依存性も少ない。このように本
ダイオードでは漏れ電流はその電流通路となる面積のみ
に依存しているので、周知の写真蝕刻法やマスク蒸着法
を用いれば非常に精度よくかつ再現０ 性よくその漏れ電流を制御できるという大きな利点を有
している。さらに、ダイオードをトランジスタと一体化
しているため、ダイオード数が１素子を用いた従来の回
路構成に比べて増加しているにもかかわらず、その必要
な素子面積は従来と全く同様でよいという特長も有して
いる。
Ｓｅとの界面に蓄積している電子はＡｌｌ、２０３膜中
のトラップレベル等ヶ介してトンネル現象によりＡｌ２
Ｏ３膜を通過してＡＰ側に至る。すなわち順方向電流が
流れる。つぎにＡｌ側に負のｖａｐｐｆ：印加した（第
６図（Ｃ））場合には、ＣｄＳｅのＡ２２０３膜界面で
の電位は上向きになり、界面での電子密度は低くなりＣ
ｄＳｅ １ｕｌｌに空乏層ができる。この場合にはＡｆ
ｉ −ＣｄＳｅは電流はほとんど流れない。このような
動作メカニズムを有する本発明に使用するダイオードの
漏れ電流はＡｌｌ、２０３膜やＳ １０２膜やＳｉ３Ｎ
４膜を用いた場合、その膜厚が５００〜１０００への間
でほぼ一定で６×１Ｏ−６Ａ／ｃｎｉ程度である。また
漏れ電流のＣｄＳｅ膜厚依存性も少ない。このように本
ダイオードでは漏れ電流はその電流通路となる面積のみ
に依存しているので、周知の写真蝕刻法やマスク蒸着法
を用いれば非常に精度よくかつ再現０ 性よくその漏れ電流を制御できるという大きな利点を有
している。さらに、ダイオードをトランジスタと一体化
しているため、ダイオード数が１素子を用いた従来の回
路構成に比べて増加しているにもかかわらず、その必要
な素子面積は従来と全く同様でよいという特長も有して
いる。
以下に本発明の一実施例としてのダイオードとトランジ
スタとを一体化した薄膜トランジスタについて、第７図
を用いて説明する。
スタとを一体化した薄膜トランジスタについて、第７図
を用いて説明する。
７はガラス等の絶縁性基板θ上に形成された、膜厚が１
０００八程度のＡＱ等からなる金属層で、薄膜トランジ
スタのゲート電極である。８は前記ゲート電極７上に形
成された膜厚が６０ｏＯ人程度のＭ２Ｏ３やＴａ２０６
等からなる絶縁物層で、薄膜トランジスタのゲート絶縁
層になる。９は前記ゲート絶縁層８上に形成された１ｏ
ｏ〇八程度へ膜厚を有するｎ型の導電性を示すＣｄＳｅ
’ｐ Ｓｔなどの半導体層である。１０は前記半導体
層ｓ上の所定の領域に形成された膜厚が５００〜ｉ ｏ
ｏｏ人の５ｉＯ２１Ａβ２０３等からなる絶縁物層であ
り、第６図に示したダイオード中の絶縁物層に対応する
。１１は前記絶縁物層１ｏ上に形成された膜厚が２００
０人程度０ＭＡ 、Ａｕ等からなる金属層で、薄膜トラ
ンジスタのドレイン電極として作用する。１２は前記半
導体層９上に形成された膜厚が２０００八程度のＡｆｉ
、Ａｕ等からなる金属層で、薄膜トランジスタのソー
ス電極として作用する。
０００八程度のＡＱ等からなる金属層で、薄膜トランジ
スタのゲート電極である。８は前記ゲート電極７上に形
成された膜厚が６０ｏＯ人程度のＭ２Ｏ３やＴａ２０６
等からなる絶縁物層で、薄膜トランジスタのゲート絶縁
層になる。９は前記ゲート絶縁層８上に形成された１ｏ
ｏ〇八程度へ膜厚を有するｎ型の導電性を示すＣｄＳｅ
’ｐ Ｓｔなどの半導体層である。１０は前記半導体
層ｓ上の所定の領域に形成された膜厚が５００〜ｉ ｏ
ｏｏ人の５ｉＯ２１Ａβ２０３等からなる絶縁物層であ
り、第６図に示したダイオード中の絶縁物層に対応する
。１１は前記絶縁物層１ｏ上に形成された膜厚が２００
０人程度０ＭＡ 、Ａｕ等からなる金属層で、薄膜トラ
ンジスタのドレイン電極として作用する。１２は前記半
導体層９上に形成された膜厚が２０００八程度のＡｆｉ
、Ａｕ等からなる金属層で、薄膜トランジスタのソー
ス電極として作用する。
この薄膜トランジスタの等価回路を第８図に示す０
本発明の薄膜トランジスタをマトリックス型ＥＬ表示用
駆動回路に適用した回路の一例を第９図に示す。情報信
号母線ｘ１により与えられた情報信号、例えばパルス高
が１０ｖ１パルス幅が３０μ式のパルス電圧はダイオー
ドＤｉ通してスイッチングトランジスタＴ、のドレイン
端子に印加される。この時のダイオードは順方向で十分
大きな電流が流れるので、パルス幅３０マイクロ秒の間
にパルス電圧はほとんど低下することなく約９ｖの電圧
がコンデンサＣ８に保持される。次に情報信号パルスが
マトリックスの次段へ移行し、ダイオードＤのアノード
側の電位がＯｖになると、 Ｃ８に保持された電荷はス
イッチングトランジスタＴ１及びダイオードＤｉ介して
放電される。この時のダイオードは逆方向にバイアスさ
れているので、その漏れ電流は約５Ｘ１０’−６へ／ｃ
ｒＡである。今、ＥＬ素子が発光を続けるために必要な
トランジスタＴ２のゲート電圧、すなわち、Ｃ８に保持
されている電圧が６■であると仮定する。この時には１
フレ一ム時間、１６．７ミリ秒の間にＣ８の電位低下は
４ｖまで許容される。ダイオードｐの面積が１０μｍ９
の場合には漏れ電流は５Ｘ１０ Ａ程度であるので、必
要なコンデンサの容量は約０．２ｐＦ となる。このコ
ンデンサの面積は約４０７４ｍ平方であり、従来例で必
要であった２５０μｍ平方の面積に比べて大幅に減少し
ている〇 このように本発明の薄膜トランジスタを用いたマ） Ｉ
Ｊックス型ＥＬ表示用駆動装置では、回路構成に必要な
チップ面積を大幅に減少できる。また、本発明の薄膜ト
ランジスタの漏れ電流は、前述の如く電流通路の面積、
すなわちドレイン電極の大きさのみで決まるので、非常
に制御性がよく、か水素子駆動用薄膜トランジスタの特
徴は、ソース電圧がドレイン電圧よりも高くなった場合
の薄膜トランジスタの漏れ電流がドレイン電極の面積で
制御できかつ非常に小さな値を達成できるため、本発明
の素子を例えばマトリックス型ＥＬ表示用駆動装置に適
用した場合には、大面積にわたり特性の均一な駆動装置
を構成できかつその占有面積を小さくできるという利点
を有するものである０
駆動回路に適用した回路の一例を第９図に示す。情報信
号母線ｘ１により与えられた情報信号、例えばパルス高
が１０ｖ１パルス幅が３０μ式のパルス電圧はダイオー
ドＤｉ通してスイッチングトランジスタＴ、のドレイン
端子に印加される。この時のダイオードは順方向で十分
大きな電流が流れるので、パルス幅３０マイクロ秒の間
にパルス電圧はほとんど低下することなく約９ｖの電圧
がコンデンサＣ８に保持される。次に情報信号パルスが
マトリックスの次段へ移行し、ダイオードＤのアノード
側の電位がＯｖになると、 Ｃ８に保持された電荷はス
イッチングトランジスタＴ１及びダイオードＤｉ介して
放電される。この時のダイオードは逆方向にバイアスさ
れているので、その漏れ電流は約５Ｘ１０’−６へ／ｃ
ｒＡである。今、ＥＬ素子が発光を続けるために必要な
トランジスタＴ２のゲート電圧、すなわち、Ｃ８に保持
されている電圧が６■であると仮定する。この時には１
フレ一ム時間、１６．７ミリ秒の間にＣ８の電位低下は
４ｖまで許容される。ダイオードｐの面積が１０μｍ９
の場合には漏れ電流は５Ｘ１０ Ａ程度であるので、必
要なコンデンサの容量は約０．２ｐＦ となる。このコ
ンデンサの面積は約４０７４ｍ平方であり、従来例で必
要であった２５０μｍ平方の面積に比べて大幅に減少し
ている〇 このように本発明の薄膜トランジスタを用いたマ） Ｉ
Ｊックス型ＥＬ表示用駆動装置では、回路構成に必要な
チップ面積を大幅に減少できる。また、本発明の薄膜ト
ランジスタの漏れ電流は、前述の如く電流通路の面積、
すなわちドレイン電極の大きさのみで決まるので、非常
に制御性がよく、か水素子駆動用薄膜トランジスタの特
徴は、ソース電圧がドレイン電圧よりも高くなった場合
の薄膜トランジスタの漏れ電流がドレイン電極の面積で
制御できかつ非常に小さな値を達成できるため、本発明
の素子を例えばマトリックス型ＥＬ表示用駆動装置に適
用した場合には、大面積にわたり特性の均一な駆動装置
を構成できかつその占有面積を小さくできるという利点
を有するものである０
第１図はマトリックス型ＥＬ表示用駆動装置の概略図、
第２図は駆動方法を説明するための図、第３図は本発明
の簿膜トランジスタの一部に構成されるダイオード部分
の一例を示す図、第４図は前記ダイオードの静特性を示
す図、第５図は前記ダイオードの順方向の抵抗値と絶縁
体層の厚さとの関係を示す図、第６図は前記ダイオード
の動作機構を説明するための図、第７図は本発明の薄膜
トランジスタの一実施例の断面図、第８図は前記薄膜ト
ランジスタの等価回路、第９図は本発明の薄膜トランジ
スタを用いたマトリックス型ＥＬ表示用駆動装置の一例
を示す図である。 ７・・・・・・ゲート電極、９・・・・・・半導体層、
１ｏ・・・・・・絶縁体層、１１・・・・・・ドレイン
電極、１２・・・・・・ソース電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 扼３図 第４図 第５図 ０ １０００ ２０００ 力Ｏにぴジ 第６図 Ａｂ０３ 第７図 Ｄ−［斗−」□Ｌ−一、
第２図は駆動方法を説明するための図、第３図は本発明
の簿膜トランジスタの一部に構成されるダイオード部分
の一例を示す図、第４図は前記ダイオードの静特性を示
す図、第５図は前記ダイオードの順方向の抵抗値と絶縁
体層の厚さとの関係を示す図、第６図は前記ダイオード
の動作機構を説明するための図、第７図は本発明の薄膜
トランジスタの一実施例の断面図、第８図は前記薄膜ト
ランジスタの等価回路、第９図は本発明の薄膜トランジ
スタを用いたマトリックス型ＥＬ表示用駆動装置の一例
を示す図である。 ７・・・・・・ゲート電極、９・・・・・・半導体層、
１ｏ・・・・・・絶縁体層、１１・・・・・・ドレイン
電極、１２・・・・・・ソース電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 扼３図 第４図 第５図 ０ １０００ ２０００ 力Ｏにぴジ 第６図 Ａｂ０３ 第７図 Ｄ−［斗−」□Ｌ−一、
Claims (2)
- （１） ドレイン電極となる導電体層が絶縁物層を介し
て半導体層と接していることを特徴とするマトリックス
型表示素子駆動用薄膜トランジスタ。 - （２）絶縁物層の膜厚が１ｏｏｏ八以下であることを特
徴とする特許請求の範囲第１項記載のマ） ＩＪソック
ス型表示素子駆動薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14319483A JPS6033593A (ja) | 1983-08-04 | 1983-08-04 | マトリックス型表示素子駆動用薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14319483A JPS6033593A (ja) | 1983-08-04 | 1983-08-04 | マトリックス型表示素子駆動用薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6033593A true JPS6033593A (ja) | 1985-02-20 |
Family
ID=15333051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14319483A Pending JPS6033593A (ja) | 1983-08-04 | 1983-08-04 | マトリックス型表示素子駆動用薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033593A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998013811A1 (en) * | 1996-09-26 | 1998-04-02 | Seiko Epson Corporation | Display device |
| JP2007148446A (ja) * | 1996-09-26 | 2007-06-14 | Seiko Epson Corp | 表示装置 |
-
1983
- 1983-08-04 JP JP14319483A patent/JPS6033593A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998013811A1 (en) * | 1996-09-26 | 1998-04-02 | Seiko Epson Corporation | Display device |
| US6542137B2 (en) | 1996-09-26 | 2003-04-01 | Seiko Epson Corporation | Display device |
| US6862011B2 (en) | 1996-09-26 | 2005-03-01 | Seiko Epson Corporation | Display apparatus |
| US7012278B2 (en) | 1996-09-26 | 2006-03-14 | Seiko Epson Corporation | Light-emitting apparatus driven with thin-film transistor and method of manufacturing light-emitting apparatus |
| JP2007148446A (ja) * | 1996-09-26 | 2007-06-14 | Seiko Epson Corp | 表示装置 |
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