JPS6032366A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法に関する。[Detailed description of the invention] Industrial applications The present invention relates to a method for manufacturing a semiconductor device.
背景技術とその問題点
従来、ショットキ・グー)FITは、第1A図〜第1D
図に示すような方法によって製造されている。即ち、第
1A図に示すように、予め表面にvT制御のためのイオ
ン注入を行ったGaAs基板(1)の全面にM膜(2)
を蒸着法によ)被着形成し、次にとのM膜(2)の上に
7オトレジストを塗布した後、所定のパターンユングを
行って7オトレジスト(3)を形成する。次に、第1B
図に示すように、フォトレジスト(3)をマスクとして
M膜(2)を例えばリン酸系のエツチング液によって等
方性エツチングすること忙よシ、ゲート電極(4)を形
成する。次に、第1B図に示す状態において、GaAs
基板(1)の全面にAu −Ge合金を蒸着することK
よシ、ソース電極(5)及びドレイン電極(6)を形成
する。なお、上記Au −Ge合金の蒸着の際には、フ
ォトレジスト(3)の両側面(3a) ’(3b)によ
って自己整合される結果、ソース電極(5)及びドレイ
ン電極(6)のそれぞれとゲート電極(4)との間には
、ゲート電極(4)からの7オトレジスト(3)のGa
As基板(1)と平行な方向の突出量に#1ぼ相当す
る長さの間隙(7)(8)が形成される。次に、第1C
図に示す状態で、フォトレジスト(3)を上記Au −
Ge合金の蒸着の際にこのフォトレジスト(3)の上に
形成されたAu −Ge合金膜(9)と共にリフト・オ
フ法によシ除去する。この後GaAs基板(1)を45
0°C程度に加熱して、ソース電極(5)及びドレイン
電極(6)とGaAs基板(1)との間のそれぞれの界
面付近において、これらのソース電極(5)及びドレイ
ン電極(6)を構成するAu−Ge合金とGaAs基板
(1)とを互いに合金化させることによシ、ソース電極
(5)及びドレイン電極(6)をGa As基板(1)
にオーミック接触させて、第1D図に示すように、ショ
ットキ・グー)FETを完成させる。BACKGROUND TECHNOLOGY AND PROBLEMS Conventionally, Schottky Goo) FIT is shown in Figures 1A to 1D.
It is manufactured by the method shown in the figure. That is, as shown in FIG. 1A, an M film (2) is deposited on the entire surface of a GaAs substrate (1) on which ions have been implanted for vT control in advance.
(by a vapor deposition method), and then a 7-photoresist is applied on top of the M film (2), followed by a predetermined patterning process to form a 7-photoresist (3). Next, 1B
As shown in the figure, using the photoresist (3) as a mask, the M film (2) is isotropically etched using, for example, a phosphoric acid-based etching solution to form a gate electrode (4). Next, in the state shown in FIG. 1B, GaAs
Depositing Au-Ge alloy on the entire surface of the substrate (1)
Finally, a source electrode (5) and a drain electrode (6) are formed. In addition, during the vapor deposition of the Au-Ge alloy, as a result of being self-aligned by both side surfaces (3a)' (3b) of the photoresist (3), it is aligned with each of the source electrode (5) and drain electrode (6). Between the gate electrode (4) and the gate electrode (4), there is a Ga of 7 photoresist (3) from the gate electrode (4).
Gaps (7) and (8) are formed with lengths approximately equivalent to #1 of the amount of protrusion in the direction parallel to the As substrate (1). Next, 1C
In the state shown in the figure, the photoresist (3) was
The Au--Ge alloy film (9) formed on the photoresist (3) during the Ge alloy vapor deposition is removed together with the lift-off method. After this, the GaAs substrate (1) was
The source electrode (5) and drain electrode (6) are heated to about 0°C near the respective interfaces between the source electrode (5) and drain electrode (6) and the GaAs substrate (1). By alloying the constituent Au-Ge alloy and the GaAs substrate (1) with each other, the source electrode (5) and the drain electrode (6) are formed on the GaAs substrate (1).
The Schottky Goo FET is completed by making ohmic contact with the Schottky Goo FET as shown in FIG. 1D.
上述の方法によ)製造したショットキ・ゲートFETは
次のような欠点を有している。即ち、このショットキ・
グー)FETのしきい値電圧VTは、主として、■T制
御のために行う既述のイオン注入の条件及びこのイオン
注入工程におけるばらつきと使用するGaAs基板(1
)とによって決定されてしまうので、VTを所定の値に
制御するのが難しく、従って複数のショットキ・ゲート
FETの間でVTを整合させるのも難しい。とのと七は
、ゲート電極(4)の材料として、局の代わりにT i
/ P t /Auの三層の金属を用いた場合におい
ても同様である。The Schottky gate FET manufactured by the method described above has the following drawbacks. In other words, this Schottky
The threshold voltage VT of the FET is determined mainly by the above-mentioned ion implantation conditions for T control, variations in this ion implantation process, and the GaAs substrate used (1
), it is difficult to control VT to a predetermined value, and therefore it is difficult to match VT between multiple Schottky gate FETs. Tonoto Seven uses Ti as the material for the gate electrode (4) instead of the base.
The same applies to the case where a three-layer metal of /P t /Au is used.
上述の欠点は、Mの代わシにPtをゲート電極(4)の
材料として用いることにより除去することができる。こ
れは、Ptは比較的低温においてGa As基板(1)
と合金化するため、第1D図に示す状態において、条件
を適当に選択して熱処理することによシ上記合金化の程
度を制御し、これによってゲート電極(4)の下部のG
aAs基板(1)内に形成されるチャネル高さを制御す
ることができ、従ってVTを所定の値に制御することが
できるからである。The above-mentioned drawbacks can be eliminated by using Pt instead of M as the material for the gate electrode (4). This is because Pt is a GaAs substrate (1) at a relatively low temperature.
In order to form an alloy with
This is because the height of the channel formed in the aAs substrate (1) can be controlled, and therefore VT can be controlled to a predetermined value.
しかしながら、第1A図〜第1D図に示す方法において
は、ゲート電極(4)の材料としてptを用いることは
できない。なぜならば、上述の方法においては、ゲート
電極(4)を形成した後にソース電極(5)及びドレイ
ン電極(6)を形成しているため、これらのソース電極
(5)及びドレイン電極(6)をGaAs基板(1)に
オーミック接触させるために行う既述の熱処理の際に、
ゲート電極(4)を構成するPtとGaAs基板(1)
とが合金化することによJ)VTが著しく変化してしま
う結果、 VTを所定の値に制御するのが困難であるか
らである。However, in the method shown in FIGS. 1A to 1D, pt cannot be used as the material for the gate electrode (4). This is because in the above method, the source electrode (5) and drain electrode (6) are formed after forming the gate electrode (4). During the heat treatment described above to make ohmic contact with the GaAs substrate (1),
Pt and GaAs substrate (1) constituting the gate electrode (4)
This is because J) VT changes significantly due to alloying with J), making it difficult to control VT to a predetermined value.
発明の目的
本発明は、上述の問題にかんがみ、従来用いることがで
きなかった材料をゲート電極材料として用いることがで
きる半導体装置の製造方法を提供することを目的とする
。OBJECTS OF THE INVENTION In view of the above-mentioned problems, an object of the present invention is to provide a method for manufacturing a semiconductor device that allows use of materials that could not be used conventionally as gate electrode materials.
発明の概要
本発明に係る半導体装置の製造方法は、半導体基板と平
行な方向の突出部をその上部に設けたマスクを上記半導
体基板上に形成する工程と、上記マスクを用いて上記半
導体基板上に第1の導体を被着形成する工程と、上記半
導体基板上に上記マスク及び上記第1の導体を覆う被覆
膜を形成する工程と、上記マスクの少なくとも一部が露
出する開口が上記被覆膜に形成されるように上記被覆膜
をエツチングする工程と、上記開口を介して選択エツチ
ングすることにより上記マスクを除去する工程と、この
除去部分に対応させてM2の導体を被着形成する工程と
をそれぞれ具備するようにしている。とのようにするこ
とによって、従来用いることができなかった、ゲート電
極材料として好ましい材料をゲート電極材料どして用い
ることができる。Summary of the Invention A method for manufacturing a semiconductor device according to the present invention includes the steps of: forming a mask on the semiconductor substrate, the mask having a protrusion extending in a direction parallel to the semiconductor substrate on the semiconductor substrate; a step of forming a first conductor on the semiconductor substrate; a step of forming a coating film covering the mask and the first conductor on the semiconductor substrate; a step of etching the above-mentioned coating film so as to form a covering film; a step of removing the above-mentioned mask by selectively etching through the above-mentioned opening; and forming an M2 conductor corresponding to the removed portion. We are trying to have a process for each. By doing this, it is possible to use a material suitable for a gate electrode material, which could not be used conventionally, as a gate electrode material.
実施例
以下本発明に係る半導体装置の製造方法の実施例につき
図面を参照しながら説明する。EXAMPLES Hereinafter, examples of the method for manufacturing a semiconductor device according to the present invention will be described with reference to the drawings.
第2A図〜第2J図は本発明に係る半導体装置の製造方
法の第1実施例を説明するための工程図である。以下第
2A図から工程順に説明する。FIGS. 2A to 2J are process diagrams for explaining a first embodiment of the method for manufacturing a semiconductor device according to the present invention. The steps will be explained in the order of steps starting from FIG. 2A.
第2A図に示すように、まずGaAs基板aυの全面に
厚さ約1μmの813N4膜α2をOVD法により被着
形成する。次にこのSi3N4膜(t2)の上に7オト
レジストを塗布した後、所定のパターンニングを行うこ
とによシ幅約1.5μmのフォトレジスト(13)を形
成する。次に第2B図に示すように、フォトレジスト0
階をマスクとして、5i5N4膜(1りをリン酸系のエ
ツチング液を用いたウェットエツチング法によシ等方性
エツチングして、幅約1μmの5i5N4膜αるを形成
する。なお上記5i5N4膜α荀は、第2A図に示す状
態において、例えば反応性イオンエツチング法により異
方性エツチングを行って、フオトレジス)Q31の下に
この7オトレジス)(13)と同じ幅の5i5N4膜を
残し、次いで反応性プラズマエツチング法により等方性
エツチングを行うことによっても形成することができる
。As shown in FIG. 2A, first, an 813N4 film α2 having a thickness of about 1 μm is deposited on the entire surface of a GaAs substrate aυ by the OVD method. Next, a photoresist (13) having a width of about 1.5 μm is formed by coating a photoresist on this Si3N4 film (t2) and performing predetermined patterning. Next, as shown in FIG. 2B, photoresist 0
Using the 5i5N4 film as a mask, the 5i5N4 film (1) is isotropically etched by a wet etching method using a phosphoric acid-based etching solution to form a 5i5N4 film with a width of about 1 μm. In the state shown in FIG. 2A, for example, anisotropic etching is performed using a reactive ion etching method to leave a 5i5N4 film with the same width as this photoresis) (13) under photoresis) Q31, and then reaction is performed. It can also be formed by performing isotropic etching using a plasma etching method.
次に第2C図に示すように、Au−Ge合金をGaAs
基板01)の全面に蒸着して、ソース電極α9及びドレ
イン電極αeを形成する。この際、フォトレジストC1
3)の両側面(13a) (13b)により自己整合さ
れるため、ソース電極αω及びドレイン電極α6)のそ
れぞれトSi3N4膜(14) ト(7)間には、と(
D Si3N4膜04)からのフォトレジスト0階のG
aAs基板αυと平行な方向の突出量0.25μmにほ
ぼ和尚する長さの間隙αOatが形成される。なお上記
蒸着の際には、フォトレジストα■の上にもAu−Ge
合金膜(1蝉が形成される。Next, as shown in Fig. 2C, the Au-Ge alloy is made of GaAs.
A source electrode α9 and a drain electrode αe are formed by vapor deposition over the entire surface of the substrate 01). At this time, photoresist C1
3) are self-aligned by both side surfaces (13a) and (13b), so between the Si3N4 film (14) and (7) of the source electrode αω and drain electrode α6), and (
D G of photoresist 0th floor from Si3N4 film 04)
A gap αOat is formed with a length approximately equal to the protrusion amount of 0.25 μm in the direction parallel to the aAs substrate αυ. In addition, during the above vapor deposition, Au-Ge was also deposited on the photoresist α■.
Alloy film (1 cicada is formed.
次に第2D図に示すように、フオトレジスN[31をA
u −Ge合金膜(l■と共にリフト・オフ法によシ除
去した後、GaAs基板αDを450°C程度の温度で
所定時間加熱することによシ、既述のようにソース電極
α9及びドレイン電極α6)をGaAs基板(11)に
オーミック接触させる。次に第2B図に示すように、5
i5N4膜αaとソース電極(15)及びドレイン電極
06)とを覆うようにしてGaAs基板αυの全面に厚
さ約1μmの5i02膜(20をOVD法によシ被着形
成する。Next, as shown in FIG. 2D, the photoresist N[31 is
After removing the u-Ge alloy film (along with l) by the lift-off method, the GaAs substrate αD is heated at a temperature of about 450°C for a predetermined period of time to form the source electrode α9 and the drain as described above. The electrode α6) is brought into ohmic contact with the GaAs substrate (11). Next, as shown in Figure 2B, 5
A 5i02 film (20) having a thickness of approximately 1 μm is deposited on the entire surface of the GaAs substrate αυ by the OVD method so as to cover the i5N4 film αa, the source electrode (15), and the drain electrode 06).
次に第2F図に示すように、5i02膜(20の上にフ
ォトレジストを塗布した後、所定の〕くターンニングを
行うことによって7オトレジストCυ(221を形成す
る。この後、第2G図に示すように、フォトレジスト(
2υ(221をマスクとして、5i02膜(20)をフ
ッ酸系のエツチング液によシラエツトエツチングするこ
とによって、Si3N4膜Iの上部(14a)を露出さ
せる。Next, as shown in Fig. 2F, a 7 photoresist Cυ (221) is formed by applying a photoresist on the 5i02 film (20) and turning it in a predetermined manner. Photoresist (
Using 2υ (221) as a mask, the 5i02 film (20) is etched with a hydrofluoric acid etching solution to expose the upper part (14a) of the Si3N4 film I.
なおSi3N4膜Iはフッ酸系エツチング液に対して耐
エツチング性を有しているため、上記エツチングの際に
は何らエツチングされない。なお上記5i02膜(2t
)をエツチングする際に5i5N4膜α(イ)の上部(
14a)がエツチングされたとしても一向に差し支えな
い。Since the Si3N4 film I has etching resistance against hydrofluoric acid etching solution, it is not etched at all during the above etching. Note that the above 5i02 film (2t
), the upper part of the 5i5N4 film α(a) (
There is no problem even if 14a) is etched.
次にi2H図に示すように、リン酸系エツチング液を用
いたウェットエツチング法によって5i5N4膜α滲を
エツチング除去する。なお5i02膜(20a) (2
0b)はリン酸系エツチング液に対して耐エツチング性
を有しているため、上記エツチングの際には何らエツチ
ングされない。次に第2H図に示す状態において全面に
ptを蒸着することによシ、第2工図に示すように、S
i3N4膜αaの除去部分(ハ)にゲート電極(24)
を形成する。なおこの蒸着の際、フォトレジスト(2υ
(2つの上にもPt膜(ハ)(至)が形成される。この
後、フォトレジスト(2υe湯をPt膜t2■シロ)と
共にリフト・オフ法によシ除去して、第2J図に示すよ
うに、ショットキ・ゲートFETを完成させる。Next, as shown in the i2H diagram, the 5i5N4 film α exudate is removed by wet etching using a phosphoric acid etching solution. Note that 5i02 film (20a) (2
Since 0b) has etching resistance against phosphoric acid etching solution, it is not etched at all during the above etching. Next, by depositing PT on the entire surface in the state shown in Fig. 2H, S
A gate electrode (24) is placed on the removed part (c) of the i3N4 film αa.
form. During this vapor deposition, photoresist (2υ
(A Pt film (c) (to) is also formed on the two layers. After this, the photoresist (2υe molten metal) is removed together with the Pt film t2cm by the lift-off method, as shown in Fig. 2J. The Schottky gate FET is completed as shown.
上述の第1実施例においては、第2C図に示す工程にお
いてソース電極α9及びドレイン電極(16)を形成し
た後、第2■図に示す工程においてゲート電極I2滲を
形成するようにしているので、第2D図に示す工程にお
いてソース電極a9及びドレイン電極(6)をGaAs
基板0υにオーミック接触させるために行う既述の熱処
理の際にゲート電極(24)は形成されておらず、従っ
てこの熱処理の際にゲート電極(2滲を構成するptが
GaAs基板aυと合金化することによシ生ずる既述の
問題が全くない。このため、従来用いることができなか
った、ゲート電極材料として好ましいPtをゲート電極
材料として用いることができる。さらに第25図に示す
状態において、条件を適当に選択して熱処理を行うこと
によシグート電極(2→を構成するPtとGaAs基板
αDとの合金化の程度を制御し、これによって既述のよ
うにVTを所定の値に制御することができる。In the first embodiment described above, after forming the source electrode α9 and the drain electrode (16) in the step shown in FIG. 2C, the gate electrode I2 is formed in the step shown in FIG. In the step shown in FIG. 2D, the source electrode a9 and the drain electrode (6) are made of GaAs.
The gate electrode (24) is not formed during the heat treatment described above to bring it into ohmic contact with the substrate 0υ, and therefore, during this heat treatment, the pt constituting the gate electrode (24) is alloyed with the GaAs substrate aυ. There is no problem mentioned above caused by the above-mentioned method.Therefore, Pt, which is preferable as a gate electrode material and which could not be used conventionally, can be used as a gate electrode material.Furthermore, in the state shown in FIG. By appropriately selecting conditions and performing heat treatment, the degree of alloying of Pt constituting the Sigut electrode (2→) and the GaAs substrate αD is controlled, thereby controlling VT to a predetermined value as described above. can do.
なお上述の第1実施例においては、第2H図に示す状態
においてPtを全面に蒸着することにより第2工図に示
すようにゲート電極(2滲を形成しているが、次のよう
な方法によってゲート電極(24)を形成してもよい。In the first embodiment described above, Pt is deposited on the entire surface in the state shown in Fig. 2H to form the gate electrode (two holes) as shown in the second construction drawing. The gate electrode (24) may be formed by.
即ち、第2H図において、7オトレジ2)ρ9(221
を除去した後、全面にPtを蒸着し、次にこの蒸着によ
り形成されたPt膜の上に再びフォトレジストを塗布す
る。この後、所定の)くターンニングを行ってゲート電
極(24)を形成すべき部分以外の7オトレジストを除
去し、次にこのゲート電極(24)を形成すべき部分に
残されたフォトレジストをマスクとしてPt膜をエツチ
ングすることによシグート電極(24)を形成すること
ができる。That is, in Fig. 2H, 7otregi2) ρ9(221
After removing Pt, Pt is deposited on the entire surface, and then a photoresist is applied again on the Pt film formed by this deposition. After that, the photoresist remaining in the area where the gate electrode (24) is to be formed is removed by performing a predetermined turning process. A Sigut electrode (24) can be formed by etching the Pt film as a mask.
爾3A図〜第6E図は本発明に係る半導体装置の製造方
法の第2実施例を説明するだめの工程図である。以下第
3A図から工程順に説明する。3A to 6E are process diagrams for explaining a second embodiment of the method for manufacturing a semiconductor device according to the present invention. The process will be explained in order from FIG. 3A below.
第6A図に示すように、 GaAs基板(31)の上に
、第1実施例の第2A図〜第2E図に示す工程と同様な
方法によってSi3N4膜(33、Au −Ge合金か
ら成るソース電極(至)及びドレイン電極c34)、5
t02膜05)を形成した後、この5i02膜(3!9
の上にSi3N4膜06)をOVD法によシ被着形成す
る。次にこのSi3N4膜06)の上にフォトレジスト
を塗布した後、所定のパターンニングを行うことによシ
フオトレジス)437)CIC3ωを形成する。次に第
3B図に示すように、フォトレジストC37) M (
31をマスクとして5i5N4膜(ト)をウェットエツ
チング法によシエッチングして、5i5N4膜(36a
) (36b) (36c)を形成する。次に第60図
に示すように、上記5i5N4膜(36a) (36b
) (36c)をマスクとして8i02膜0!9をウェ
ットエツチング法によシエッチングして、Si3N4膜
(34の上部(32a)及びドレイン電極0aの上面の
一部(34a)を露出させる。As shown in FIG. 6A, a source electrode made of a Si3N4 film (33, made of an Au-Ge alloy) is formed on a GaAs substrate (31) by a method similar to the steps shown in FIGS. 2A to 2E of the first embodiment. (to) and drain electrode c34), 5
After forming the t02 film 05), this 5i02 film (3!9
A Si3N4 film 06) is deposited thereon by the OVD method. Next, after coating a photoresist on this Si3N4 film 06), a predetermined patterning is performed to form a shift photoresist) 437) CIC3ω. Next, as shown in FIG. 3B, a photoresist C37) M (
Using 31 as a mask, the 5i5N4 film (36a) was etched by wet etching to form a 5i5N4 film (36a).
) (36b) (36c) are formed. Next, as shown in FIG. 60, the 5i5N4 film (36a) (36b
) Using (36c) as a mask, the 8i02 film 0!9 is etched by wet etching to expose the upper part (32a) of the Si3N4 film (34) and a part (34a) of the upper surface of the drain electrode 0a.
次に5i5N4膜C3功を第2H図の場合と同様にウェ
ットエツチング法によシエッチング除去する。なおコノ
エツチングの際、815N4膜<56a) (36b)
(36c)もGaAs基板0υと平行な方向にエツチ
ングされる。Next, the 5i5N4 film C3 is removed by wet etching as in the case of FIG. 2H. Note that during cono-etching, the 815N4 film <56a) (36b)
(36c) is also etched in a direction parallel to the GaAs substrate 0υ.
次に第3D図に示すように、全面にPtを蒸着すること
によシ、ゲート電極器及びドレイン電極(財)の配線0
υを形成する。なおこの蒸着の際、フォトレジスト(3
7)H(3傷の上にもPt膜(4a (4□□□(44
)が形成される。Next, as shown in FIG.
form υ. Note that during this vapor deposition, photoresist (3
7) Pt film (4a (4□□□(44
) is formed.
この後、フォトレジスト(37) Oat (3!It
をPt膜(4湯(43(44)と共にリフト・オフ法に
よシ除去し、さらにSi3N4膜(56a) (36b
) (36c)をウェットエツチング法によシエッチン
グ除去して、第6E図に示すように、ショットキ・ゲー
トFBTe完成させる。After this, photoresist (37) Oat (3!It
was removed by the lift-off method together with the Pt film (43 (44)), and then the Si3N4 film (56a) (36b
) (36c) is removed by wet etching to complete the Schottky gate FBTe as shown in FIG. 6E.
上述の第2笑施例においては、第1実施例と同様に、従
来用いることができなかった、ゲート電極材料として好
ましいPtをゲート電極材料として用いることができる
と共に、第5E図に示す状態において適当な熱処理を行
うことによF) VTを所定の値に制御することができ
る。のみならず、ゲート電極(40及び配線(41)を
一度の蒸着によって同時に形成することができる。また
、第6E図に示されているように、ゲート電極(a)の
上面(40a)及び配線(41)の上面(41a)のG
aAs基板0aからの高さをほぼ同一にすることができ
るという利点もある。In the second embodiment described above, as in the first embodiment, Pt, which is preferable as a gate electrode material and which could not be used conventionally, can be used as the gate electrode material, and in the state shown in FIG. 5E. By performing appropriate heat treatment, F) VT can be controlled to a predetermined value. In addition, the gate electrode (40) and the wiring (41) can be formed at the same time by one-time vapor deposition.Also, as shown in FIG. 6E, the upper surface (40a) of the gate electrode (a) and the wiring (41) G of the top surface (41a)
Another advantage is that the heights from the aAs substrate 0a can be made almost the same.
上述の第1実施例及びM2実施例においては、ゲート電
極を形成すべき位置に形成した815 N4膜aaoa
を除去した後、この除去部分にゲート電極(財)(4■
を形成するようにしているので、5i5N4膜aiea
を予め精度良く形成しておけば、これと同等の精度でゲ
ート電極(24) (41)を形成することができる。In the first embodiment and the M2 embodiment described above, the 815 N4 film aaoa was formed at the position where the gate electrode was to be formed.
After removing the gate electrode (material) (4■
5i5N4 film aiea
If the gate electrodes (24) and (41) are formed with high precision in advance, the gate electrodes (24) and (41) can be formed with the same precision.
なお上述の第1実施例及び第2実施例においては、第2
B図に示すように、フォトレジストα四によって突出部
を形成しているが、他の方法によりこの突出部を形成し
てもよい。例えば、第2A図において異方性エツチング
と等方性エツチングとを適当に組み合わせてエツチング
することにより、5i5N4膜Q41自身の上部にひさ
し状の突出部を形成してもよい。また上述の第1実施例
及び第2実施例におい−rは、5i5N4J[Q4)C
3′!lヲ形成り、ft−後KSiO2J11r(2G
C11形成Lテイ、lf、Si3N4膜(14) o’
aを5i02膜に、また8i02膜(201(3つを8
iSN4膜にそれぞれ置き換えてもよいことは勿論、上
記の2種類の膜は、一般に、選択エツチング性を有する
2s類の膜によって構成すればよい。例えば、Si3N
4膜aaa’aの代わシに、 W、 Mo等の高融点金
属を用いてもよい。In addition, in the above-mentioned first and second embodiments, the second
As shown in Figure B, the protrusion is formed using photoresist α4, but the protrusion may be formed using other methods. For example, a canopy-like protrusion may be formed on the top of the 5i5N4 film Q41 itself by etching a suitable combination of anisotropic etching and isotropic etching as shown in FIG. 2A. Furthermore, in the first and second embodiments described above, -r is 5i5N4J[Q4)C
3′! After formation of lwo and ft-KSiO2J11r (2G
C11 formation Lt, lf, Si3N4 film (14) o'
a to 5i02 film, and 8i02 film (201 (3 to 8
It goes without saying that each film may be replaced with an iSN4 film, and the above two types of films may generally be constructed of 2s type films having selective etching properties. For example, Si3N
Instead of the four-layer film aaa'a, a high melting point metal such as W or Mo may be used.
応用例
上述の二つの実施例においては、半導体基板としてGa
As基板を用いたが、例えばSi基板等の他の半導体基
板を用いた場合においても本発明に係る半導体装置の製
造方法を適用することができる。Application Examples In the two embodiments described above, Ga is used as the semiconductor substrate.
Although an As substrate is used, the method for manufacturing a semiconductor device according to the present invention can also be applied to the case where other semiconductor substrates such as a Si substrate are used.
発明の効果
本発明に係る半導体装置の製造方法によれば、第1の導
体を被着形成した後に第2の導体を被着形成しているの
で、第1の導体の形成に必要な工程によって第2の導体
が悪影響を受けることがない。従って、従来用いること
ができなかった、ゲ−)−電極材料として好ましい材料
をゲート電極材料として用いることができる。また、半
導体装置と平行な方向の突出部をその上部に設けたマス
クを上記半導体基板上に形成し、このマスクを用いて上
記半導体基板上に第1の導体を被着形成しているので、
従来の製造方法と同様に、上記第1の導体を自己整合法
によシ形成することができる。Effects of the Invention According to the method for manufacturing a semiconductor device according to the present invention, since the second conductor is deposited and formed after the first conductor is deposited, the process necessary for forming the first conductor is performed. The second conductor is not adversely affected. Therefore, a material suitable for a gate electrode material, which could not be used conventionally, can be used as a gate electrode material. Further, a mask having a protruding portion in a direction parallel to the semiconductor device on the top thereof is formed on the semiconductor substrate, and the first conductor is deposited on the semiconductor substrate using this mask.
Similar to conventional manufacturing methods, the first conductor can be formed by a self-alignment method.
さらに、マスクを除去した部分に対応させて第2の導体
を被着形成しているので、ゲート電極を精度良く形成す
ることができる。Furthermore, since the second conductor is deposited to correspond to the portion where the mask has been removed, the gate electrode can be formed with high precision.
第1A図〜第1D図はショットキ・ゲートFETの従来
の製造方法を説明するだめの工程図、第2A図〜第2J
図は本発明に係る半導体装置の製造方法の第1実施例を
説明するための工程図、第6A図〜第6E図は本発明に
係る半導体装置の第2実施例を説明するための工程図で
ある。
なお図面に用いた符号において、
(1)(11)Clυ=−・−・GaAs基板(4)H
に・・・・・・ゲート電極(第2の導体)(5)α9(
ハ)・・・・・・ソース電極(第1の導体)(6)α6
1434)・・・・・・ ドレイン電極(第1の導体)
崗・・・・・・・・・・・・フォトレジスト(突出部)
[4)(3a・・・・・・・・・5i5N+ m (マ
スク)(2@05)・・・・・・・・・5i02膜(被
覆膜)(ハ)・・・・・・・・・・・・除去部分(4υ
・・・・・・・・・・・・配線
である。
代理人 上屋 勝
〃 常包芳男
〃 杉浦俊貴Figures 1A to 1D are process diagrams for explaining the conventional manufacturing method of Schottky gate FET, and Figures 2A to 2J.
6A to 6E are process diagrams for explaining a second embodiment of the semiconductor device manufacturing method according to the present invention. It is. In addition, in the symbols used in the drawings, (1) (11) Clυ=---GaAs substrate (4) H
...gate electrode (second conductor) (5) α9 (
C)... Source electrode (first conductor) (6) α6
1434)... Drain electrode (first conductor)
Photoresist (projection)
[4) (3a...5i5N+ m (mask) (2@05)...5i02 film (coating film) (c)... ...Removed part (4υ
・・・・・・・・・・・・Wiring. Agent Masaru Ueya Yoshio Tsuneko Toshiki Sugiura
Claims (1)
スクを上記半導体基板上に形成する工程と、上記マスク
を用いて上記半導体基板上に第1の導体を被着形成する
工程と、上記半導体基板上に上記マスク及び上記第1の
導体を覆う被覆膜を形成する工程と、上記マスクの少な
くとも一部が露出する開口が上記被覆膜に形成されるよ
うに上記被覆膜をエツチングする工程と、上記開口を介
して選択エツチングすることによシ上記マスクを除去す
る工程と、この除去部分に対応させて第2の導体を被着
形成する工程とをそれぞれ具備することを特徴とする半
導体装置の製造方法。a step of forming on the semiconductor substrate a mask having a protrusion in a direction parallel to the semiconductor substrate on the semiconductor substrate; a step of depositing and forming a first conductor on the semiconductor substrate using the mask; forming a coating film covering the mask and the first conductor on a semiconductor substrate; and etching the coating film so that an opening through which at least a portion of the mask is exposed is formed in the coating film. a step of removing the mask by selective etching through the opening, and a step of depositing and forming a second conductor corresponding to the removed portion. A method for manufacturing a semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14224983A JPS6032366A (en) | 1983-08-03 | 1983-08-03 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14224983A JPS6032366A (en) | 1983-08-03 | 1983-08-03 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6032366A true JPS6032366A (en) | 1985-02-19 |
Family
ID=15310911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP14224983A Pending JPS6032366A (en) | 1983-08-03 | 1983-08-03 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6032366A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0673599A (en) * | 1991-11-06 | 1994-03-15 | Japan Small Corp | Pack for surface treatment of ceramic substrate |
-
1983
- 1983-08-03 JP JP14224983A patent/JPS6032366A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0673599A (en) * | 1991-11-06 | 1994-03-15 | Japan Small Corp | Pack for surface treatment of ceramic substrate |
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