JPS60256862A - マイクロコンピユ−タの出力ポ−ト制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロコンピュータの出力ポート制御方式に
関する。

（従来技術） 従来のシングルチップマイクロコンピータ“は一度に制
御できる出力ポートのピット数が固定長であシ、被制御
回路の制御に要するポート数のビ、ト数が被制御回路の
各プロ、り毎に異なる場合には制御が複雑になシ、プロ
グラムステップおよび処理時間が長くなっていた。

以下に、図面を用いて従来のシングルチップマイクロコ
ンピュータの出力ポートの制御方式に見られる欠点を明
らかにする。

第２図は、従来の８゛ビ、ト１チッグマイクロコンピュ
ータに見られる出力ポートの構成例であり１８ビ、トの
出力ポート４本と被制御回路とのインタフエースを示し
ている。

第１図（ａ）は、それぞれの被制御回路が８ビツトの出
力ポートによ多制御される場合でオフ、ポートＡは被制
御回路１だけを、ポートＢは被制御回路２だけを、ポー
トＣは被制御回路３だけを、ボー）Ｄは被制御回路４だ
けをそれぞれ制御しているので、その制御プログラムは
単純である。

第１図（ｂ）は、それぞれの被制御回路が異なるビ、ト
数のポートによ多制御される場合を示している。被制御
回路１はポートＡの下位ピットのポートにより、被制御
回路２はボー）Ａの上位４ビ。

トのポートをポートＢの下位６ビツトのポートの計１０
ビ、トのポートによｐ１被制御回路３はポートＢの上位
２ビ、トのポートとポートＯの８ピ、トスべてのポート
およびポートＤの下位２ビツトのポートの計１２ピ、ト
のポートによシ、被制御回路４はポートＤの上位６ビ、
トのポートによシそれぞれ制御される。

次に、具体的に被制御回路３の制御方法を示す。

通常ポートから出力されるデータは、あらかじめメモリ
に格納されている。ここでは１２ビ、トのデータが第１
図（Ｃ）のように、下位８ビツトと上位４ビ、トに分離
され、ポートＤには４ビツトのデータの上位２ビ、トが
ポートＣには４ビツトのデータの下位２ビツトと８ピ、
トデータの上位６ビ、トが、ボー）Ｂには８ビツトデー
タの下位２ビ、トが出力されるものと仮定する。この場
合被制御回路２の制御は次のように大きく３つのステッ
プからなる。

■ポートＤの下位２ビツトに４ビツトデータの上位２ビ
、トを出力するために、４ピツトデータをレジスタに転
送し、右へ２ビツトシフトしてそのデータをポートＤの
上位６ビ、トに影響を与えることなくポートＤの下位２
ビ、トに出力する。

■ポートＣの上位２ビツトに４ビットデータの下位２ビ
ツトを、下位６ビツトに８ビツトデータの上位６ビツト
を出力するために、４ビツト１．１ｊデータを左へ６ビ
ツトシフトしたデータと８ピ、トデータを右へ２ピツト
シフトしたデータとのＯＲをとりポートＣに出力する。

■ポートＢの上位２ビツトに８ビツトデータの下位２ビ
ツトを出力するために、８ビツトデータを左へ６ビツト
シフトしたデータを、ポートＢの下位６ビ、トに影響を
与えることなくポートＢの上位２ビ、トに出力する。

これらの制御手順を機械語命令で記述すれば２０〜３０
命令必要である。

以上のように、従来のシングルチップマイクロコンビー
ータの出力ポートの固定ビット幅制御方式は、被制御回
路の各ブロックの制御に必要なポートのビット数が異な
る場合、プログラムサイズの増大、それによる処理時間
の増大、さらにポートを同時に制御できないことによる
各ポート間でのタイミングのずれなどさまざまな欠点が
ある。

（３）発明が解決しようとする問題点 本発明の目的は制御できる出力ポートのビット数が可変
できるマイクロコンビーータの出力ポート制御方式を得
ることにある。

（４）問題点を解決するための手段 本発明によれば、複数のと、ト幅からなる出力ポートと
、出力ポートへの出力データを一時保持する出力データ
レジスタと、出力データレジスタに設定されたデータの
内実際に出力するビットを制御する出力ビツト制御レジ
スタと、出力ポートと同じビット幅をもつ２つのシフト
レジスタとその２つのシフトレジスタ内のデータを何と
、トシフトするかを制御するシフト回数制御レジスタを
有し、出力データレジスタ内および出カビ、ト制御しジ
スタ内のデータをシフトレジスタに転送し、シフト回数
制御レジスタで指定されたビット数だけシフト後、シフ
トレジスタからの並列出力を出力ポートにラッチする手
段を有することにより、出力ポートの任意のビット列に
データが出力できるマイクロコンビーータの出力ボート
制御方式を得る０ （実施例） 次に、図面を参照して本発明をよυ詳細に説明する０ 第１図は本発明の実施例であって、１は出力ボ−トに出
力するデータを一時記憶しておくための１６ビ、トから
なる出力データレジスタ、２は出力データレジスタ１に
設定され′たデータのうち任意ノヒットのデータを出力
するための１６ビ、トからなる４個の出カビ、ト制御レ
ジスタ、３および４は８ビ、トのシフトレジスタが４個
縦続接続された構造を持ちデータの人出刃が１６ビツト
単位で行なわれる３２ビツト長のシフトレジスタ、５お
よび６は８ビ、トからなる４個のバスドライバ、７は出
力データレジスタ１からシフトレジスタ３へあるいは出
力ビツト制御レジスタ２からシフトレジスタ４ヘデータ
を転送する場合バスドライバ５のうち工ないし２個のバ
スドライバだけをアクティブにする２ビ、トからなる４
個のパろドライバセレクトレジスタ、８はシフト回数を
設定する３ビツトからなる４個のシフト回数制御レジス
タ、９はシフト回数制御レジスタ８で設定されたシフト
回数だけシフトクロックを発生するシフトカウンタ、１
０はＯから３のボート番号を選択する２ビ、トからなる
ボートセレクタ、１１はシフトレジスタ４をクリアする
クリア信号、１２は３２ピツトからなる出力ポートラッ
チ、１３はシフトレジスタ３から並列出力されたデータ
をラッチするためのラッチクロック信号、１４はシフト
レジスタ４とクロ、り信号とを人力するＡＮＤ回路であ
る。

動作の説明に入る前に各レジスタの意味と関係について
説明する。出力データレジスタ１は１６ビ、トからなり
、一度に出力できるデータ長が１６ビ、トであることに
対応している。出力ビツト制御レジスタ２とシフト回数
制御レジスタ８はそれぞれ４個あり、これは出力ポート
を４１固まで設定できることに対応している。すなわち
ビット幅が１６ビ、ト以内の出力ポートを２個〜４個設
定できる。ここでポートの名前を下位ビットの方からＰ
ｏ、、Ｐｌ、Ｐ２．’Ｐ３と名付け、Ｐのうしろに付け
られた０、１、２、３をポート番号と呼ぶことにする。

第１図（ｂ）と対比させれば被制御口り路１を制御する
のが出力ポートＰＯ１被制御回路２を制御するのが出力
ボートＰｉ、被制御回路３を制御するのが出カポ−）Ｐ
２．被制御回路４を制御するのが出カポ−）Ｐ３となる
。

出力ビット制御レジスタ２は出力データレジスタ１に設
定したデータに対し、実際に出力するビットを制御する
レジスタであシ、各ボート毎に用意されている。もし、
出力ポートＰＯのビット幅が７ピ、トであるなら上位９
ピツトにはすべて“０゛を書き込んでおき他のポートに
影響を与えないようにしておく。下位７ビツトは＃ＯＩ
Ｉでも“１″でも良いが、出力ポートＰＯの全ビットに
データを出力したい場合には下位７ピ、トすべてに“１
゛を書き込んでおく。下位７ビツトに対しては出力した
いポートに対応するビットにだけ１を書いておいても良
い。

シフトレジスタ３および４は８ビ、トのシフトレジスタ
が４段縦続接続された構造になっておシ、出力データレ
ジスタ１や出力ビツト制御レジスタ２のデータがどの段
のシフトレジスタに書き込まれるかは、バスドライバセ
レクトレジスタ７により決定される。ポートの最下位ビ
ットが１段目のシフトレジスタに位置すれば、バスドラ
イバセレクトレジスタには“Ｏ′をあらかじめ書き込ん
でおく。同様に２段目に位置すれば“１゛を、３段目に
位置すれば′２″を、４段目に位置すれば“３′をあら
かじめ書き込んでおく。第２図（ｂ）の場合、出力ポー
トＰＯ，Ｐｉ、Ｐ２°、Ｐ３に対応する各バスドライバ
セレクトレジスタにはそれぞれ０，０．’１．３をあら
かじめ書き込んでおく。

シフト回数制御レジスタ８には、シフトレジスタ３およ
び４に書き込んだ出力データレジスタ１と出力ビツト制
御レジスタ２のデータを何ビ、ト左（上位方向）ヘシフ
トするかという情報をあらかじめ書き込んでおく。シフ
トするビット数は、ポートの最下位ビットが８と、トの
シフトレジスタで何ビット目に位置するかで決定される
。第２図（ｂ）の場合、出力ポートＰＯ，ＰＩ、Ｐ２．
Ｐ３に対応する各シフト回数制御レジスタには、あらか
じめ、０，４，６．２をあらかじめ書き込んでおく。

次に動作について説明する。

出力ポートにデータを出力する命令を実行する前に、す
でに述べたように出力ビット制御レジスタ２．バスドラ
イバセレクトレジスタおよびシフト回数制御レジスタ８
に命令によりデータを書き込んでおく。なお、マイクロ
コンビーータはリセット入力によりクリア信号１１を発
生させシフトレジスタ４を初期状態とする。こ、れは、
う、チクロック信号１３を禁止するためである。

出力ポートにデータを出方する命令には、ボート番号と
出力データレジスターに書き込１れル１６ビツトの即値
データあるいは出力されるべきデータが入っているメモ
リのアドレスやレジスタ番号などの情報が含まれている
。

データ出力命令を実行すると、ボートセレクタ１０にボ
ート番号が設定され、その選択されたボートに対応する
出力ビツト制御レジスタ、シフト回数制御レジスタおよ
びバスドライバセレクｐカラ 選択され、出力データレジスターには出力データが書き
込まれる。さらに、出力データレジスターのデータはシ
フトレジスタ３に、出力ビット制御レジスタのデータは
シフトレジスタ４に転送される０ シフトレジスタ３および４にデータが転送されると、シ
フト回数制御レジスタ８に設定されたビ、ト数だけシフ
トカウンタ９にょシ左（上位方向）ヘシフトされる。

シフトが終了するとラッチクロック信号１３が発生し、
シフトレジスタ３から並列出力されているデータが出力
ボート２．チ１２へ８＠込まれる。

そして最後にシフトレジスタ４がクリアされ一連の動作
が終了する。

（発明の効果） 以上説明したように本実施例によれば、ボートを連続し
たビット列と考えた場合、１６ビ、トまでのデータを任
意の連続したピット列に１命令で出力できるので、被制
御回路の制御に必要なボートのビット数がブロック毎に
異なり、しかも従来の方法では１つの被制御回路の制御
に複数のボーＣ・トを必要とするような応用に対し特に
効果があり、従来の方法に比較しプログラムサイズおよ
び処理時間が１０分の１程度に削減でき、しかも従来の
方法で発生したようなタイミングのずれも発生しない。

伺、第１図の実施例では各レジスタのビット幅と数を具
体的な値で示したが、それらに関係なく応用可能でちる
。

【図面の簡単な説明】

第１図は本発明による出力ボート制御回路のプロ、り図
である。 第２図は従来の８ビット１チ、プマイクロコンビーータ
に見られる出力ポートと被制御回路との関係を示す図で
ある。 １・・・・・・出力データレジスタ、２・・・・・・出
力ビツト制御レジスタ、３・・・・・・シフトレジスタ
、４・・・・・・シフトレジスタ、５・・・・・・バス
ドライバ、６・・・・・・バスドライバ、７・・・・・
・バスドライバセレクトレジスタ、８・・・・・・シフ
ト回数制御レジスタ、９・旧・・シフトカウンタ、１０
・・・・・・ボートセレクタ、１１・旧・・クリア信号
、１２・・・・・・出力ポートラッチ、１３・・・・・
・う、チク口、り信号、１４・旧・・ＡＮＤ回路。 竿／図 （０−） ＣＩ）） （Ｃ） 茅２図

Claims (1)

1. 【特許請求の範囲】 複数のビット幅からなる出力ポートと、出力ポートへの
   出力データを一時保持する出力データレジスタと、出力
   データレジスタに設定されたデータの内実際に出力する
   ビットを制御する出カビ。 ト制御しジスクと、出力ポートと同じビット幅をもつ２
   つのシフトレジスタと、その２つのシフトレジスタ内の
   デ゛−夕を何と、トシフトするかを制御するシフト回数
   制御レジスタとを有し、前記出力データレジスタ内およ
   び前記出カビ、ト制御しジスタ内のデータを前記シフト
   レジスタに転送し、前記シフト回数制御レジスタで指定
   されたピット数だけシフトした後、前記シフトレジスタ
   からの並列出力を出力ポートにう、チする手段を有する
   こと（より、出力ポートの任意ｐビット列にデータが出
   力できることを特徴とするマイクロコンビュータの出力
   ポート制御方式。