JPS60253224A - パタ−ン検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はＬＳＩやＩＣの製造に用いるホトマ。

スフや、この原版となるレチクル上の回路パターンを、
これらを形成する際に用いた設計データと比較しながら
欠陥の有無を自動検査する装置に関するものである。

〔発明の背景〕

従来例を第７図に従って説明する。被検査マ゛スク（又
はレチクル）１に形成された回路パタ。

−ンを照明光２で透過照明し、検出器３で得たパターン
・データをメモリ４に２次元データとして格納する。こ
れと同時に、外部メモリ９に・格納された設計データに
基づき設計パターン発・生器１０で発生させた基準デー
タをメモリ５に格・納し、位置ずれ検出器７で両者の「
ずれ量」を・検出する。

そして、このデータに基づいてメモリ６に、。

位置ずれを補正しながら検出パターンデータを。

並べ直し、この結果とメモリ５０基準パターン。

データとを欠陥判定器８で比較し不一致の部分。

を欠陥として判定する方式が用いられて来た。

しかし、一般的には第８図のパターン検査上の。

問題点の説明図に示すように、設計データに基。

づいて発生させたパターンの（イ）に対して、検出゛パ
ターンは（吻のように角部に丸みＲ１，Ｒ２を持つみこ
れは、パターン形成時の光学的特性やその他製造上の問
題によるものである。この結果、（イ）（０）の不一致
点を判定した（ハ）では、（０）のＴｌに示す゛部分を
真の欠陥ｔｌとして検出する反面、実用上゛支障の生じ
ない角部の丸みも擬似欠陥ｒｌ、ｒ２として判定してし
まう。

また、設計パターンが矩形等の単位図形の組み合せで記
述されている場合には、量子化誤差等によるパターン発
生上の理由から、に）に示す・ような微小なすき間ＤＩ
がパターン上に生じる場合がある。一方、ホトマスク（
又はレチクル）上には、前述と同じ理由により、このす
き間に。

相当するパターンは形成されず（ホ）に示すパター。

ンとなり、実用上支障ないものである。しかし、に）と
（ホ）との不一致点を判定した（／つでは、に）のＤｌ
。

に示す部分を擬似欠陥ｄｌと判定してし才う。

以上のような問題が、真の欠陥を検出する上でのあい路
となっていた。

この解決方法として、特開昭５８−１４７１１４号で提
案されたような２値で表わされた設計パター゛ンに順次
所定の大きさのウィンドウを合ではめ、第９図（イ）に
示すようにウィンドウ中心画素の論理値を、ウィンドウ
内金ての画素の論理値の多。

教法で決定し、角部を欠落させる変更を行なっ。

たもの（ロ）を、比較基準とする方法があった。この方
法は、論理演算が簡単であるという特徴を□有する反面
、（ハ）に示すような設計パターン上の微小なすき間に
対しては、に）に示されるような・形状に変更され、現
実のパターンと相異すると・いう事が起きる。

才た、欠落画素数を大きくさせる為には、ウドイントウ
の大きさを大きくする必要がある。こ。

の場合、この論理演算を本特許で示されたよう。

なＰ−ＲＯＭで構成した場合でも、例えば５×。

５画素の時、容量２　＋３３．５ＭビットのＰ−几。

ＯＭを要する事となり、ハードウェアの大規模７゜化が
避けられなかった。

〔発明の目的〕

本発明の目的は、ホトマスクやレチクル上の゛回路パタ
ーンの角部に生ずる丸みを許容する一方、設計パターン
上に生ずる、実用上支障のないすき間を無視しながら、
パターン上の真の欠陥のみを検出・判定可能としたパタ
ーン検査装。

置を提供するにある。

〔発明の概要〕

即ち本発明は比較基準として発生させた設計□パターン
に対して、角部に所定量丸みを与える・一方、微小なす
き間に対して、これを埋めて消・去する前処理を行なう
。これによりホトマスク・（又はレチクル）上の検出パ
ターンと重ね合せ・比較を行ない、不一致個所を欠陥と
判定する際；に、設計パターンと相異するが、実用上支
障の。

無い部分を、不一致個所と判定させないように。

して許容するようにした。

設計パターンの前処理方法は、「１」又は「。

０」で構成された２値の設計パターンの全面に一゛４　
゛ 対して、縦・横又は＋４５度の各方向に一列状に゛調べ
、「１」又は「０」が所定の画素数（少数個）以下で連
続してあった場合に、その両側に゛反対論理値のパター
ンが、各一定画素数以上連。

続していた時、これら内側のパターン・データを反転し
、両側の論理値と一致させるようにしたもので、これを
設計パターンの全面に対して行なうようにしている。

〔発明の実施例〕

以下本発明の実施例を図に基づいて具体的に：説明する
。

第１図は、本発明に係るパターン検査装置の・一実施例
の構成図で、第７図の従来例に対して・設計パターン前
処理回路１１を設けたことを特徴・とじている。

設計パターン前処理回路１１の具体的な構成例。

を第２図に基づいて説明する。本図は、縦・横。

又は±４ダの方向に一列状に調べ、「１」又は「。

０」の同−論理値の連続画素数が３画素以下で。

あった場合に、その両側画素の論理値に基づいてこれら
の論理値を反転させる例を示すものである。

設計パターン発生器１０から出力される１画累毎の２値
のパターン中データを検出器３の視野。

の横幅に相当する長さのシフト・レジスタＳＲ１〜ＳＲ
ｓによって遅延させながら、画面切り出し回路１３によ
り、２次元画像データとして出力する。論理演算部１４
では画面切り出し回路１３上で縦・横・及び±４ダの各
方向に設けたａ１〜ａＢ、４１〜−６ｓ、ｃ＋〜Ｃ８、
ｃ１１〜ｉ８　、　Ｗの論理値に基づき、□画面切り出
し回路１３の中心画素論理値Ｘを決定する。

この論理演算部アルゴリズムを次のように示・す。

Ｉａ　Ｗ　Ｗ＠　ａｌ＠Ｅ２ｓａ７＊ａ８（ａ３ｅａ４
＊ａ８＊ａ６＋ａ４−１−ａ５）＋Ｗ１１　ａ１＠ａ２
ｓａ７ｓｅＬ８（ａ２ｓｉｉ３ｓａ４５ａ５−１−Ｅ４
＋ａ６）　。

１、−Ｗ＠ε１・８２・助・Ｑｇ（６３・Ｃ４・ＧＦｌ
・τ６＋τ４＋τ５）　。

＋Ｗ　ＩＩ　ｃ　１・０２・０７・ｃｓ（Ｃ２・τ３・
τ４・０５＋τ４＋Ｅ５）Ｉｄ＝　Ｗ＠ｉ＋＠２２ｅｊ
ｙ＊２ｓ（２ａ＊ｄ４拳ｄ、ａ＊Ｚ６−１−２４＋２５
）＋Ｗ＊　ｄ　１・ｄ２・ｄ７・ｄｓ（ｄ、２・π３・
２４・ｄｓ−１−２４−１−Ｚｓ）■＝■α＋ＨＡ＋Ｔ
Ｏ＋Ｉｄとした時、ウィンドウの中心画素Ｗの論理値Ｘ
を 但し、・はＡＮＤを、＋はＯＲを示す。　・まずｃＬＩ
−ｃＬ８．Ｗの例に作動するＩｅＬについて具体。

的に説明する。

切り出し回路１３の中心画素Ｗに対して、ａ４゜ａ５が
同−論理を示し、更にこの両側に位置する画素、ａｌ　
、ｃＬ２　、ａ３．ａ６　、ａ７　、ａｌが反対論理値
である時、■α＝１となり、中心画素の論理値ＸをＸ−
・Ｗとする。この動作は第３図（イ）で示す場合に該・
当しこの結果、設計パターンは第３図（１に示すものに
変更される。

又、Ｗに対してａｔ　、ｃＬ２　、ＩＩＬ４　、ａ７　
、ａｌが全て反対論。

理値である時、■ａ：＝：１となりＸ＝Ｗとする。こ。

の動作は第３図（ハ）で示す場合に該当し、この結。

果、設計パターンはに）で示すものに変更される。

更にＷに対してｃＬｌ　、ａ２．ａ５．ａ７，４Ｂが全
て反対論理値である時、工α＝１が成立するので、Ｘ−
Ｗとする。これは第３図（ホ）で示す場合に該当し、こ
゛の結果、設計パターンは（ハ）に変更される。実際゛
は、以上の動作が並列に実行される為、角部の設計ハタ
ーンハ（Ｃ４に）（ハ）が合成された（ト）の形状に変
更されることとなる。

ｋ１〜４８Ｇ１〜ｃ、ｓ　ｏｈ〜ｄ８についても同様な
演“算を行なうことにより各角度のパターンについてパ
ターン変更を可能としている。

第４図は、設計パターンのすき間に対する処理の例を示
すもので　ｃｌ　１−ｃｌ　ｓ　＊　Ｗの例の論理処・
理■ｅｔにより、すき間は全て埋められ（嗜に示す設・
計パターンに変更される。一方、斜方向（例え・ばａ１
〜ａ８０列）の論理ｊａは成立せず、不都合な・パター
ン変更が行なわれる事はない。

以上の論理動作を行なう第２図の設計バター。

ン前処理回路に対して、順次設計パターンデー。

夕が順次与えられる事により、設計パターン全。

面に対するパターン変更を可能としている。

更に第１図の全体構成と動作について説明する。

被検査マスク（又はレチクル）１に形成され。

た回路パターンを照明光２で透過照明し、検出。

器３で矢印のように検出走査しながら、得たパターン・
データをメモリ４に２次元データとして格納する。これ
と同時に、外部メモリ９に格。

納された設計データに基づき、設計パターン発生器１０
で発生させた基準データを、本発明による設計パターン
前処理回路１１で補正して、メモリ５に格納する。そし
て、位置すれ検出器７でメモリ４とメモリ５の格納デー
タを比較して、・「ずれ量」を検出し、この結果に基づ
きメモリ・６に位置ずれを補正しながら検出パターン変
更・−夕を並べ直し、これとメモリ５０基準バター１ン
・データとを欠陥判定器８で比較し、不一致。

となる部分を欠陥として判定する。

ここで、設計パターン発生器１０は、第５図（ａ）。

に示すように、各矩形パターンの頂点座標デー。

りＸｓ、Ｘｅを外部メモリ９から順次読み出しながら、
第５図（ｂ）に示すような検出器７からの検出゛パター
ンに対応して、Ａ＝０；７＝０．１．２’・・・ｎ、Ｌ
＝１；Ｊ＝０，１，２．・・・ｎの順序で゛順次２値化
データを出力する。この変換方式は先ず、各矩形の頂点
座標データから演算により各走査ライン毎に、パターン
の存在座標ｊの始点、終点７１’　ｖ　スＸｓｌ＠Ｘｅ
ｔ　、　Ｘ５２ｅＸｅ２．　…Ｘｓｍｅ’Ｘｅｒｎを演
算する。（図示せず） 次に、第６図に示すように、Ｘｓ・Ｘｅのラッチ回路１
７．１８及びこのラッチデータと走査アドレ□スカウン
タ２４との大小判定を行なうコンバレー・夕回路１９．
２０を有するパターン発生回路２３１〜・２３ｎを、Ｘ
ｓ　ｌ＊Ｘｅ　ｔ　、ＸＳ　２　ｅＸｅ２．・Ｘｓｍ＠
Ｘｅｍの存在し・得る個数だけ用いれば走査クロックと
同期して・２値のビットパターンを実時間で発生し得る
。・２１はＡＮＤゲート、２２はＯＲゲートである。　
。

第１図に示す位置ずれ検出器７には、特開昭。

５７−２０８４４１号に示されるように、設計パターン
。

及び検出パターンについて、２値データをＸ軸、Ｙ軸方
向に積算射影して一次元データとし、こ−の２つの一次
元データを各比較する方法を用いれば、位置ずれを検出
する事が出来る。

また第１図の欠陥判定器には、特開昭５０−１３’１４
６９号で示されるような設計パターン、検出パターンの
各データについて、境界部の特徴を抽出するような論理
演算を行ない、両者に対応する特徴が存在しない時欠陥
と判定する方法を用いればよい。

〔発明の効果〕

以上説、明したように本発明によれば、ホトマスクやレ
チクル上の回路パターン上に存在する実用上支障の生じ
ない変形を許容しながら、真・の欠陥のみを検出できる
効果を奏する。

【図面の簡単な説明】

第１図は本発明のパターン検査装置の一実施１例を示す
全体＃Ｒ構成例示す図、第２図は本発明。 の設計パターン前処理回路の具体的な構成例を。 示す図、第３図及び第４図は本発明の設計バタ。 −ン前処理回路の動作を説明するための図、第。 ５図はパターン発生装置から発生する設計バター・１１
　・ 一ンデータを説明するための図、第６図はバタ。 −ン発生装置を具体的に示した図、第７図は従゛来のパ
ターン検査装置を示す図、第８図及び第９図は従来のパ
ターン検査装置の問題点を説明するための図である。 １２・・・シフトレジスタ群 １３・・・画面切り出し回路 １４・・・論理演算部 代理人弁理士　高　橋　明　夫 １２゜ 第ｙ図 （α） り目ツク

Claims (1)

1. 【特許請求の範囲】 半導体ＩＣ用マスク等のパターン上の欠陥をどこの被検
   査パターンと対応した基準パターンと比較して検出する
   際に、２値で表わされた基準。 パターンの全面に対して、縦・横・釘等各方向。 に画素の論理状態を一列状に調べ、同−論理値゛を持つ
   画素が所定数連続してあった場合で、その両側の反対論
   理値のパターンが所定数連続していた時、これら内側の
   パターン・データを両側の論理値と一致させるように反
   転させて基準。 パターンの変更を行ない、基準パターンの角部・を所定
   量欠けさせると同時に、パターン間の所・定量以下のす
   き間を埋める前処理をすることに１よって、擬似欠陥の
   発生を除去し高精度の欠陥・検出を行ない得るように構
   成したことを特徴と。 するパターン検査装置。