JPS6024617B2

JPS6024617B2 - 信号伝送装置

Info

Publication number: JPS6024617B2
Application number: JP52035561A
Authority: JP
Inventors: 行隆白石
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1977-03-29
Filing date: 1977-03-29
Publication date: 1985-06-13
Also published as: JPS53120067A

Description

【発明の詳細な説明】本発明は、信号伝送装置に関するものであり、更に詳細
に述べるならば、２芯線を介して複数のアナログ信号と
複数のデジタル信号とを伝送するための信号伝送装置に
関するものである。

現在、高炉の操業制御のために、各部の故障信号を高炉
近くに設けられた電気室に集中させ、そして１本の２芯
撚線でなる伝送ラインを介して遠方の集中監視装置へ送
る遠方集中監視システムが使用されている。

故障信号は、リレーのオソ、オフのようなデジタル信号
であり、そのようなデジタル信号とそのまま２芯撚線を
介して伝送するに、雑音、伝送速度等に何ら問題はない
。しかしながら、高炉の操業制御のためには、高炉付近
の又は関連した重要機器の電圧、電流、温度振動等を常
時監視することが必要である。

換言するならば、電圧、電流、温度、振動等のアナログ
信号、例えば、スキップ制御信号や高炉受電電流信号等
を、集中監視装置へ送る必要がある。しかしながら、ア
ナログ信号を２芯線で伝送するとすると、極めて僅かな
種類の信号しか伝送できず、上述のような要求を満足さ
せることができない。そこで、本発明は、１本の２芯線
によりデジタル信号とアナログ信号と多量に伝送するこ
とができ信号伝送装置を提供せんとするものである。

本発明の目的は、複数のアナログ信号源にそれぞれ接続
された複数のＡＤ変換器と、クロック信号発生器と、該
クロック信号発生器からクロック信号を受けるアドレス
カゥンタと、前記ＡＤ変換器と該アドレスカウンタとに
接続され、アドレス信号によって表わされるアドレスの
ＡＤ変換器のデジタル出力信号を出力する入力選択回路
と、複数のデジタル信号源からの複数のデジタル信号と
前記入力選択回路からデジタル出力信号と前記アドレス
カウンタからのアドレス信号とをパラレル受けてシリア
ル信号に変換して１本の２芯線を介して出力する送信器
とからなる送信装置、並びに前記２芯線を介して送られ
たシリアル信号を受けて、前記複数デジタル信号と前記
デジタル出力信号と前記アドレス信号とをパラレルに出
力する受信器と、該アドレス信号を受けて記憶するアド
レスカウンタと、前記デジタル出力信号と該アドレスカ
ウン外こ記憶されているアドレス信号とを受けて、該ア
ドレス信号によって表われるメモリへ前記デジタル出力
信号を出力する出力分配回路と、該出力分配回路に付属
する複数のメモリにそれぞれ接続され、メモリに記憶さ
れているデジタル出力信号をアナログ信号に変換して出
力する複数のＤＡ変換器とからなる受信装置を具備する
信号伝送装置によって達成される。以下、添付図面を参
照して本発明による信号伝送装置の実施例を説明する。

第１図は、本発明による信号伝送装置の実施例を示すブ
ロック図である。

本発明による信号伝送装置は、送信装置１と、１本の２
芯線２と、受信装置３とからなっている。送信装置１は
、１６本の故障信号ライン１０‘こスイッチ１１を介し
て接続されたデジタル信号ライン１２（２本のみ図示）
と、１０本のアナログ信号ライン１３にそれぞれ後続さ
れてアナログ信号をデジタル出力信号に変換するＡＤ変
換器１４（２つのみ図示）と、それらＡＤ変換器１４
の出力に接続された入力選択回路１５と、クロツク信号
発生器１６と、クロック信号を受けて入力選択回路１５
を制御するアドレスカウンタ１７と、デジタル信号ライ
ン１２からのデジタル信号と入力選択回路１５からのデ
ジタル出力信号とアドレスカウンタ１７からのアドレス
信号とをパラレルに受けてシリアル信号に変換して２芯
線２に出力する送信器１８とからなっている。

一方、受信装置３は、２芯線２を介して伝送されてくる
シリアル信号を受けてパラレル信号に変換する受信器３
１と、受信器３１からのデジタル信号をスイッチ３２を
介して故障信号ライン３３へ供給する１６本のデジタル
信号ライン３４（２本のみ図示）と、受信器３１からの
デジタル出力信号を受けてそれぞれ１の固のメモリ３６
（２つのみ図示）に選択的に供Ｖ給する出力分配回路３
７と、受信器３１からのアドレス信号を受けて出力分配
回路３７を制御するアドレスカウンタ３８と、メモリ３
６ａ〜３６ｊにそれぞれ付属し且つアナログ信号ライン
３９に出力が接続されたＤＡ変換器４０（２つのみ図示
）とを備えている。

故障信号ライン３３は、故障表示ランプ４１に接続され
、一方、アナログ信号ライン３９ａ〜３９ｊは、アナロ
グ表示器４２ａやアナログ記録器４２ｉに鞍銃されてい
る。更に、メモリ３６ａ〜３６ｊの出力を信号選択器４
３を介してデジタル表示器４４へ供Ｖ給してもよい。送
信器１８は、３２ビットの容量を持つパラレルーシリァ
ル変換器であり、一方、受信器３１‘ま、同様に３２ビ
ットの容量を持つシリアルーバラレル変換器である。

それら３２ビットは、第２図に示す如く、１６ビットが
１６本の故障信号伝送用のデジタル信号ラインに割当て
られ、１２ビットが入力選択回路１５及び出力分配回路
３７の出力及び入力のデジタル出力信号に害。当てられ
、残りの４ビットがアドレスカウン夕１７及び３８の出
力及び入力則ちアドレス信号に割当てられている。従っ
て、ｌａ種類の故障信号は、故障信目ライン１０、スイ
ッチ１１及びデジタル信号ライン１２を介して送信器１
８へ供給され、そこでパラレルに入力された故障信号は
シリアルに変換されて３２ビットの内の１６ビットに割
当てられ、２芯線２を介して受信器３１へ送られる。そ
して、そこで、シリアルからパラレルに変換されて、デ
ジタル信号ライン、スイッチ３２及び故障信号ライン３
３を介して故障表示ランプ４１に送られる。従って、１
母蚤類の故障信号は、常時、故障表示ランプ４１に供給
される。アナログ信号ライン１３を介してＡＤ変換器１
４ａ〜１４ｉに送られるアナログ信号は、本実施例の場
合、３桁の２進化１Ｑ隻数信号に変換されて、入力選択
回路１５へ入力される。

一方、クロック信号発生器１６は、第３図に示す如くパ
ルス幅７ｍｓのパルスＰをパルス周期１４ｍｓで発生す
る。そのクロツクパルスＰを受けるアドレスカウンタ１
７は、アナログ信号ライン１３の本数に対応するカワン
ド値までカウントできるリングカワンタである。本実施
例の場合、アドレスカウンタ１７は、第４図に示す如く
、０から９までの数を２進化ＩＱ隼数（ＢＣＤ）でカウ
ントし、カウント値を入力選択回路１５へ出力すると共
に、送信器１８ヘアドレス信号兼同期信号−として出力
する。従って、アドレスカリン夕１７は、カウント値が
１４ｍｓごとに１力ウントづつ増大して１４仇ｈｓでも
とのカウント値に戻るように、カウント値がサイクルに
変化する。アドレスカウンタ１７から入力選択回路１５
へ入力されるアドレス信号は、入力選択回路１５のセレ
クタ１９へ印加される。そのセレクタ１９は、第５図に
示す如きマトリックス２１を制御する。第５図に示すマ
トリックス２１は、図面の簡略化のために、１２ビット
で構成される３桁のＢＣＤ信号の１桁に相当する部分の
更にＡＤ変換器１４ｇ，１４ｈに関係する部分を示すも
のである。しかし、当業者にあっては、第５図のマトリ
ックスから全体のマトリックスがどのような構成である
か十分理解できるであろう。第５図において、第７アナ
ログ情報信号は、ＡＤ変換器１４ｇへ入力される。ＢＣ
Ｄ信号に変換される。ＢＣＤ信号を構成する４ビットの
信号は、それぞれＡＮＤゲ−ト９，鰹，ｇ３，ｇ４の一
方の入力へ印加される。ＡＮＤゲート＆，鞄，ｇ３及び
＆の他方の入力は、セレクタ１９の第７出力に接続され
ている。第８アナログ情報信号を受けるＡＤ変換器１４
ｈの４ビットのＢＣＤ信号は、それぞれＡＮＤゲートｈ
，，ｈ２，ｈ３及びＬＤの一方の入力に印加され、そし
て、ＡＮＤゲートｈ，，ｈ２，ｈ３及びＬの他方の入力
は、セレクタ１９の第８出力に接続されている。それら
ＡＮＤゲートの出力は、それぞれ添字が一致するＯＲゲ
ートＯＲ，，ＯＲ２，ＯＲ３，ＯＲ４の入力に接続され
、それらＯＲゲートの出力は、送信器１８へ接続され、
第２図の情報ワードの対応する位のＢＣＤ信号として３
２ビット内に割当られる。今、アドレスカウンタのカウ
ント値がＢＣＤで「１１１０」即ち１Ｑ隼数で「７」と
なっているとすると、アドレスカウンタ１７からアドレ
ス信号を受けるセレクタ１９は、その第７出力をハィレ
ベルに維持し、そのほかの出力をローレベルに維持する
。

そのため、ＡＮＤゲートｇ，，蚤，ｇ３，＆のみが、そ
の付属するＡＤ変換器１４ｇの出力をＯＲゲートに出力
し、・そのほかのＡＮＤゲートの出力は、すべて零値と
なる。従って、アドレスカゥンタ１７のカウント値に対
応するＡＤ変換器の出力が送信器１８へ入力される。更
に、アドレスカウンタ１７は、そのカウント値をアドレ
ス信号兼同期信号として送信器１８へ出力する。その送
信器１８は、パラレルに入力される４ビットのアドレス
信号兼同期信号と、１２ビット（３桁のＢＣＤ信号）の
デジタル出力信号と、１６ビットの故障信号とをシリァ
ル変換して、１本の２芯燃線を介して受信器３１へ伝送
する。

この３２ビットのパラレルシリァル変換は、約１．８ｈ
ｓの極めて短時間で実行することができる。そして、受
信器３１は、受信したシリアル信号を同期信号に基づい
てパラレルに変換し、故障信号をデジタル信号ライン３
４へ、デジタル出力信号を出力分配回路３７へそしてア
ドレス信号をアドレスカウンタ３８へ供Ｖ給する。

上述してきた場合、ＢＣＤで「１１１０」のアドレス信
号がアドレスカウン夕３８へ印加され、その値にアドレ
スカウンタ３８を設定する。

そして、そのアドレスカウンタ３８は、そのカウント値
を出力分配回路のセレクタ４５へ印加し、この場合、セ
ルクタ４５の第７出力をハイレベルとし、他の出力をロ
ーレベルとする。デジタル出力信号の各ビットは、図示
する如くマトリクス４６を構成するＡＮＤゲートｇ○，
，ｇＱ，ｇＱ，ｇ０４，ｈ０．，ｈ０２，ｈ０３，ｈ０
４，ｉ○，等のそれぞれ対応するＡＮＤゲートの一方の
入力に供給される。ＡＮＤゲートｇ０，，ｇ０２，ｇ０
３，ｇ０４の他方の入力は、セレクタ４５の第７出力に
接続され、そして、ＡＮＤゲートｈ０，，ｈ０２，ｈ０
３，ｈ０４の他方の入力はセレクタ４５の第８出力に接
続されている。それらＡＮＤゲートの出力は、それぞれ
メモリ３６に接続され、それらメモリの出力は、第１図
に示す如くＤＡ変換器４０ａ〜４０ｉに接続されている
。従って、セレクタ４５の第７出力がハィレベルとなっ
ている時、ＡＮＤゲートｇ０，，ｇ０２，ざ０３，ｇ０
４のみが開き、受信器３１からの情報信号が、ＡＮＤゲ
ート凶，，蚊２，ぬ３，ｇ０４に付属するメモリ３６へ
印加され、記憶される。これらメモリ３６は、新たなデ
ジタル出力信号が印加されるごとに前に記憶したものを
クリアされるまで記憶したデジタル出力信号をＤＡ変換
器４０へ出力し続ける。従って、セレクタ４５の第７出
力がハィレベルの時、ＡＮＤゲートｇ０，，ｇ０２，ｇ
０３，ｇ０４を除くすべてのＡＮＤゲートに付属するメ
モリは、前回に記憶した情報信号を保持している。そし
て、各ＤＡ変換器４０ａ〜４０ｉは、それぞれに付属す
るメモリ３６ａ〜３６ｉに記憶されているデジタル出力
信号をアナログ情報信号に変換して、表示器４２ａ、記
録器４２ｉ等に出力する。以上の如くして、アドレスカ
ウンタ１６のカウント値によって表わされる番号のアナ
ログ情報が、ＡＤ変換器、マトリクス２１、送信器１８
，２芯線２、受信器３１、受信マィリクス４６、メモリ
３６，ＤＡ変換器４０を介して、対応するアナログ信号
ライン３９へ１４ｍｓごとに順次供給され、１０回線の
アナログ情報は１４仇ｈｓを周期にサィクリックに伝送
される。従って、アナログ情報は１４印ｈｓごとにサン
プリングされて伝送されるが、このようなサンプリング
間隔でアナログ信号をサンプリングして伝送して再合成
すると、実用上問題のない程度のアナログ信号を再現す
ることができる。以上のように本発明による信号伝送装
置は、第１に、同一クロツクパルスで同期信号と入力選
択アドレス信号を発生させているために、第２に、選択
されたアナログ情報から変換したデジタル出力信号とア
ドレス信号を同時に送信し、且つアドレス信号が同期信
号を兼ねているために、そして第３に、アナログ信号を
ＢＣＤ信号に変換しているので情報信号量に対して同期
信号量が非常に少ないために、同期信頼性が極めて高い
。

また、２芯線を使用しているので、ＳＮ比が良く、誤差
が少ない。

そして伝送装置の回路が簡単であり、無接点であるので
高遠切換ができ且つ信頼性が高い。その上、同程度の能
力を持つ伝送装置に比べて非常に安価である。そして最
後に、たった１本の２芯撚線で多量のアナログ信号が伝
送でき、利用範囲が極めて広い。更に、本発明の伝送装
置においては、サンプリング速度を高めることにより、
更に多量のアナログ信号を伝送することができる。

【図面の簡単な説明】

第１図は、本発明による信号伝送装置の概略ブロック図
、第２図は、伝送ホーマツトを示す図、第３図は、クロ
ックパルスを示す図、第４図は、アドレスカウンタのカ
ウント状態を示す概略図解図、そして、第５図は、入力
選択回路と出力分配回路のマトリックスを示す概略図で
ある。１・・…・送信装置、２・・・・・・２芯燃線、３・・
・・・・受信装置、１０，３３・・・・・・故障信号ラ
イン、１３，３９・・・・・・アナログ信号ライン、１
４・・・・・・ＤＡ変換器、１５・・・・・・入力選択
回路、１６・・・・・・クロック信号発生器、１７・・
…・アドレスカウンタ、１８・・・・・・送信器、３１
・・・・・・受信器、３６・・・・・・メモリ、３７・
…・・出力分配回路、３８・・・・・・アドレスカウン
タ、４０・・・・・・ＤＡ変換器。精３図図船図Ｎ船精４図図山船

Claims

【特許請求の範囲】

１複数のデジタル信号と複数のアナログ信号とを２芯
線を介して伝送するための信号伝送装置にして、複数
のアナログ信号源にそれぞれ接続された複数のＡＤ変換
器と、クロツク信号発生器と、該クロツク信号発生器か
らクロツク信号を受けるアドレスカウンタと、前記ＡＤ
変換器と該アドレスカウンタとに接続され、アドレス信
号によつて表わされるアドレスのＡＤ変換器のデジタル
出力信号を出力する入力選択回路と、複数のデジタル信
号源からの複数のデジタル信号と前記入力選択回路から
デジタル出力信号と前記アドレスカウンタからアドレス
信号とをパラレルに受けてシリアル信号に変換して２芯
線を介して出力する送信器とからなる送信装置と、前
記２芯線を介して送られたシリアル信号を受けて、前記
複数デジタル信号と前記デジタル出力信号と前記アドレ
ス信号とをパラレルに出力する受信器と、該アドレス信
号を受けて記憶するアドレスカウンタと、前記デジタル
出力信号と該アドレスカウンタに記憶されているアドレ
ス信号とを受けて、該アドレス信号によつて表わされる
メモリへ前記デジタル出力信号を出力する出力分配回路
と、該出力分配回路に付属する複数のメモリにそれぞれ
接続され、メモリに記憶されているデジタル出力信号を
アナログ信号に変換して出力する複数のＤＡ変換器とか
らなる受信装置と、を具備することを特徴とする信号伝
送装置。