JPS60241314A - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
- Publication number
- JPS60241314A JPS60241314A JP9775684A JP9775684A JPS60241314A JP S60241314 A JPS60241314 A JP S60241314A JP 9775684 A JP9775684 A JP 9775684A JP 9775684 A JP9775684 A JP 9775684A JP S60241314 A JPS60241314 A JP S60241314A
- Authority
- JP
- Japan
- Prior art keywords
- data
- delay
- input
- terminal
- filter coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ディジタル・フィルタに関し、特に１つのデ
ィジタル・フィルタで数種類の特性をもつフィルタを実
現させることかできるディジタル・フィルタに関するも
のである。
ィジタル・フィルタで数種類の特性をもつフィルタを実
現させることかできるディジタル・フィルタに関するも
のである。
（従来波＃）
一般にディジタル・フィルタは実現させるべきフィルタ
の特性仕様が決定されると、処理するデータおよびフィ
ルタ係数のピット数とデータの遅延段数を決め、これら
を基にしてシミュレーシ四ン等によシ最適なフィルタ係
数をめる。そして、このフィルタ係数を読出し専用メモ
リ（ＲＯＭ）等の記憶素子に格納する。しかしながら、
こうして設計されたディジタル・フィルタは凡用性に乏
しく、他のフィルタ仕様にも使える場合は少なく、新た
に設計しなおさなければならない。
の特性仕様が決定されると、処理するデータおよびフィ
ルタ係数のピット数とデータの遅延段数を決め、これら
を基にしてシミュレーシ四ン等によシ最適なフィルタ係
数をめる。そして、このフィルタ係数を読出し専用メモ
リ（ＲＯＭ）等の記憶素子に格納する。しかしながら、
こうして設計されたディジタル・フィルタは凡用性に乏
しく、他のフィルタ仕様にも使える場合は少なく、新た
に設計しなおさなければならない。
（発明が解決しようとする問題点）
本発明の目的は同一のハード・ウェアで異なる特性をも
つフィルタを実現でき、集積回路化も容易に行えるディ
ジタル・フィルタを提供することである。
つフィルタを実現でき、集積回路化も容易に行えるディ
ジタル・フィルタを提供することである。
（問題点を解決するための手段）
本発明によれば、入力信号を受ける入力端子と、入力信
号を遅延させる複数の遅延回路と、各遅延回路のフィル
タ係数を記憶する複数の記憶手段と、各遅延回路の出力
と各記憶手段に記憶されたフィルタ係数との乗算を行う
複数の乗算手段と、各乗算手段の出力を加算する加算手
段と、各記憶回路のフィルタ係数を変更する端子と、動
作さすべき遅延回路を選択する端子とを含むディジタル
・フィルタを得る。
号を遅延させる複数の遅延回路と、各遅延回路のフィル
タ係数を記憶する複数の記憶手段と、各遅延回路の出力
と各記憶手段に記憶されたフィルタ係数との乗算を行う
複数の乗算手段と、各乗算手段の出力を加算する加算手
段と、各記憶回路のフィルタ係数を変更する端子と、動
作さすべき遅延回路を選択する端子とを含むディジタル
・フィルタを得る。
（ｌ！施例）
以下、本発明を図面を用いて説明する。
第１図は、本発明の一実施例を示すプ誼ツク構成図、第
２図は入力データの遅延段数を決める回路の一実施例で
ある。１け入力部、２〜５はシフト・レジスタでｓｂ、
データは端子Ｅよシ入力回路ＩＫ入力され、シフト・レ
ジスタ２〜５で遅延される。６はタイミング発生部で各
ブロックに必要なりロック等を供給する。７はコントロ
ール部でおシ、演算を行なうために必要な制御を行なう
。
２図は入力データの遅延段数を決める回路の一実施例で
ある。１け入力部、２〜５はシフト・レジスタでｓｂ、
データは端子Ｅよシ入力回路ＩＫ入力され、シフト・レ
ジスタ２〜５で遅延される。６はタイミング発生部で各
ブロックに必要なりロック等を供給する。７はコントロ
ール部でおシ、演算を行なうために必要な制御を行なう
。
また８、１０，１３，１５はラッチ、９Ｆｉ書込み可能
読出し専用メモリ（以下ＥＰＲＯＭ）、１２は乗算部、
１４は加算部、１６〜２１はＡＮＤゲート、２２〜２５
はインバータ、２６．２７はＮＯＲゲートである。
読出し専用メモリ（以下ＥＰＲＯＭ）、１２は乗算部、
１４は加算部、１６〜２１はＡＮＤゲート、２２〜２５
はインバータ、２６．２７はＮＯＲゲートである。
端子人、Ｂにとも忙ロー・レベルの電圧（以下、′Ｌ″
とする）が入力されるとインバータ２２゜ＮＯＲゲーグ
ー６．２７の出力はすべてハイ・レベル（以下′″Ｈ”
とする）になるため、ＡＮＤゲート１６〜１８はタイミ
ング発生部より送られてぐる鴛−ド信号をシフト・レジ
スタ３〜５に各々供給する。
とする）が入力されるとインバータ２２゜ＮＯＲゲーグ
ー６．２７の出力はすべてハイ・レベル（以下′″Ｈ”
とする）になるため、ＡＮＤゲート１６〜１８はタイミ
ング発生部より送られてぐる鴛−ド信号をシフト・レジ
スタ３〜５に各々供給する。
まず、タイミング発生部よシ送られてくる信号によ）シ
フト・レジスタ２のデータがラッチ１１に格納される二
これと同時にコントロール部は、シフト・レジスタ２の
データに乗ずべきフィルタ係数が格納されているＥＦＲ
ＯＭのアドレスをラッチ８に出力し、これによシ、その
フィルタ係数をラッチ１０に格納する。そして、この２
つのデータは、乗算部１２によ）乗算を行なわれた後、
ラッチ１３に格納される。この時タイミング発生部から
送られてくるクリア信号によシ、ラッチ１５の内容はす
べてＬにクリアされ、最初の乗算結果は加算部をそのま
ま通シ、ラッチ１５に格納される。
フト・レジスタ２のデータがラッチ１１に格納される二
これと同時にコントロール部は、シフト・レジスタ２の
データに乗ずべきフィルタ係数が格納されているＥＦＲ
ＯＭのアドレスをラッチ８に出力し、これによシ、その
フィルタ係数をラッチ１０に格納する。そして、この２
つのデータは、乗算部１２によ）乗算を行なわれた後、
ラッチ１３に格納される。この時タイミング発生部から
送られてくるクリア信号によシ、ラッチ１５の内容はす
べてＬにクリアされ、最初の乗算結果は加算部をそのま
ま通シ、ラッチ１５に格納される。
次に、タイミング発生部よシ送られてくる信号によりシ
フト・レジスタ３のデータがラッチ１１に格納され、ラ
ッチ１０には前述の場合と同様にシフト・レジスタ３の
データに乗ずべきフィルタ係数をＥＰＲＯＭよシラッチ
する。そして、この２つのデータは乗算部１２によシ乗
算され、次に加算部１４により先にラッチ１５に格納さ
れたデータとの加算が行なわれ、再びラッチ１５に格納
される。
フト・レジスタ３のデータがラッチ１１に格納され、ラ
ッチ１０には前述の場合と同様にシフト・レジスタ３の
データに乗ずべきフィルタ係数をＥＰＲＯＭよシラッチ
する。そして、この２つのデータは乗算部１２によシ乗
算され、次に加算部１４により先にラッチ１５に格納さ
れたデータとの加算が行なわれ、再びラッチ１５に格納
される。
以下同様にしてシフト・レジスタ４，５の内容に対して
各々演算が行なわれ、最終的にラッテ１５に積和演算の
結果がラッチされて端子Ｆよ多出力される。
各々演算が行なわれ、最終的にラッテ１５に積和演算の
結果がラッチされて端子Ｆよ多出力される。
端子Ａ、Ｂにそれぞれり、Ｈが入力された場合は、ＮＯ
Ｒゲート２６の出力がり、ＭＯＲゲート２７およびイン
バータ２２の出力がＨになるため、シフト・レジスタ５
のみタイミング発生部より送られてくるロード信号がＡ
ＮＤｌＢにより供給されず、この時フィルタ係数もＥＦ
ＲＯＭから出力されないためシフト・レジスタ２〜４の
内容だけが演算される。
Ｒゲート２６の出力がり、ＭＯＲゲート２７およびイン
バータ２２の出力がＨになるため、シフト・レジスタ５
のみタイミング発生部より送られてくるロード信号がＡ
ＮＤｌＢにより供給されず、この時フィルタ係数もＥＦ
ＲＯＭから出力されないためシフト・レジスタ２〜４の
内容だけが演算される。
端子Ａ、Ｂにそれぞれｌ（、Ｌが入力された場合はイン
バータ２２の出力だけがＨＥなり・ＮＯＲゲート２６．
２７の出力はＬになるため、ＡＮＤＮＯゲート、１８に
よシシフト・レジスタ４．５にロード信号が供給されず
、シフト・レジスタ２゜３の内容だけが演算される。
バータ２２の出力だけがＨＥなり・ＮＯＲゲート２６．
２７の出力はＬになるため、ＡＮＤＮＯゲート、１８に
よシシフト・レジスタ４．５にロード信号が供給されず
、シフト・レジスタ２゜３の内容だけが演算される。
端子Ａ、ＢにともにＨが入力された場合はインバータ２
２ ＋ ＩＮ ＯＲグー）２６．２７の出力はすべてＬ
によｐＡＮＤゲート１６〜１８によシンジフト−レジス
タ３．４．５にはロード信号が供給されず、レフト・レ
ジスタ２の内容だけが演算される。
２ ＋ ＩＮ ＯＲグー）２６．２７の出力はすべてＬ
によｐＡＮＤゲート１６〜１８によシンジフト−レジス
タ３．４．５にはロード信号が供給されず、レフト・レ
ジスタ２の内容だけが演算される。
以上述べたように、このディジタル・フィルタは入力デ
ータの遅延段数を変えることができるが、また、このデ
ィジタル・フィルタは、メモリにＥＦＲＯＭ を持って
いるため、フィルタ係数も変更することができる。ラッ
チ８，１０はともにシフト・レジスタの機能を持ってい
るため、データを新たに書込む時は、端子Ｃによシコン
トロール部にＥＰＲＯＭへのデータ書込み要求を入力し
、端子りよりラッチ８にデータを格納するアドレスを、
また、端子Ｇからは書込むべきデータをシリアルに入力
させることで行なうことができる。
ータの遅延段数を変えることができるが、また、このデ
ィジタル・フィルタは、メモリにＥＦＲＯＭ を持って
いるため、フィルタ係数も変更することができる。ラッ
チ８，１０はともにシフト・レジスタの機能を持ってい
るため、データを新たに書込む時は、端子Ｃによシコン
トロール部にＥＰＲＯＭへのデータ書込み要求を入力し
、端子りよりラッチ８にデータを格納するアドレスを、
また、端子Ｇからは書込むべきデータをシリアルに入力
させることで行なうことができる。
（発明の効果）
以上、述べた構成を採用すると、１つのノ・−ド・ウェ
アで数種類の特性をもったフィルタを手軽に実現できる
だけでなく、集積回路化も容易に行。
アで数種類の特性をもったフィルタを手軽に実現できる
だけでなく、集積回路化も容易に行。
なえるという利点を備えている。
第１図は本発明の一実施例を示すブロック構成図、第２
図は入力データの遅延段数を決定する回路の一例を示す
ブロック構成図である。 １・・・・・・入力部、２〜５・・・・・・データ遅延
用シフト・レジスタ、６・・・・・・タイミング発生部
、７・・・・・・コントロール部、８，１０，１１，１
３．１５・・・・・・ラッチ、９・・・・・・ＥＰＲＯ
Ｍ、１２・旧・・乗算部、１４・・・・・・加算部。 賂 ／ 窮 第Ｚ図
図は入力データの遅延段数を決定する回路の一例を示す
ブロック構成図である。 １・・・・・・入力部、２〜５・・・・・・データ遅延
用シフト・レジスタ、６・・・・・・タイミング発生部
、７・・・・・・コントロール部、８，１０，１１，１
３．１５・・・・・・ラッチ、９・・・・・・ＥＰＲＯ
Ｍ、１２・旧・・乗算部、１４・・・・・・加算部。 賂 ／ 窮 第Ｚ図
Claims (1)
- データを入力させる入力手段と、該入力手段の出力デー
タを読み込んで遅延させる複数個の遅延回路からなる遅
延手段と、該遅延手段のそれぞれの遅延回路に定められ
たフィルタ係数を記憶する手段と、前記遅延手段のそれ
ぞれの遅延回路の出力データと前記記憶手段のそれぞれ
の遅延回路に定められたフィルタ係数との乗算を行なう
乗算手段および該乗算手段の各々の乗算出力の総和をめ
る加算手段とを有し、前記記憶手段に、フィルタ係数を
変更するだめの端子を、また、前記遅延手段に遅延回路
数を指定するための端子を少なくとも１つ以上設けたこ
とを特徴とするディジタル−フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9775684A JPS60241314A (ja) | 1984-05-16 | 1984-05-16 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9775684A JPS60241314A (ja) | 1984-05-16 | 1984-05-16 | デイジタルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241314A true JPS60241314A (ja) | 1985-11-30 |
Family
ID=14200721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9775684A Pending JPS60241314A (ja) | 1984-05-16 | 1984-05-16 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241314A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63264000A (ja) * | 1987-04-22 | 1988-10-31 | Victor Co Of Japan Ltd | ２チヤンネル立体再生音場調整装置 |
| JPH0263208A (ja) * | 1988-05-28 | 1990-03-02 | Nec Corp | 変調装置 |
| JPH0311812A (ja) * | 1989-06-08 | 1991-01-21 | Kenwood Corp | Ｓｓｂ変調装置及びｓｓｂ復調装置 |
| JPH0311814A (ja) * | 1989-06-08 | 1991-01-21 | Kenwood Corp | Ｓｓｂ変調装置及びｓｓｂ復調装置 |
-
1984
- 1984-05-16 JP JP9775684A patent/JPS60241314A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63264000A (ja) * | 1987-04-22 | 1988-10-31 | Victor Co Of Japan Ltd | ２チヤンネル立体再生音場調整装置 |
| JPH0263208A (ja) * | 1988-05-28 | 1990-03-02 | Nec Corp | 変調装置 |
| JPH0311812A (ja) * | 1989-06-08 | 1991-01-21 | Kenwood Corp | Ｓｓｂ変調装置及びｓｓｂ復調装置 |
| JPH0311814A (ja) * | 1989-06-08 | 1991-01-21 | Kenwood Corp | Ｓｓｂ変調装置及びｓｓｂ復調装置 |
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