JPS60238925A - Switch inputting circuit - Google Patents
Switch inputting circuitInfo
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- JPS60238925A JPS60238925A JP59093866A JP9386684A JPS60238925A JP S60238925 A JPS60238925 A JP S60238925A JP 59093866 A JP59093866 A JP 59093866A JP 9386684 A JP9386684 A JP 9386684A JP S60238925 A JPS60238925 A JP S60238925A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、多数のスイッチに接続され、これらに設定
されたデータをプロセッサ等に入力するスイッチ入力回
路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a switch input circuit that is connected to a large number of switches and inputs data set in these switches to a processor or the like.
従来、この種の回路として第1図に示すものがあった。 Conventionally, there has been a circuit of this type as shown in FIG.
第1図において、1〜1〜1−3はデータ設定用のスイ
ッチ8D1□〜5D11 m 5D11〜SD、3゜S
Dll ””S Dll +割込入力用のスイッチS
I口〜8118 e 8Ill 〜sI、、 I 5I
11 ”’8111 からなるスイッチ番ブロック、2
−1.2−2.2−:llはスイッチ5III 〜51
11 * 8111〜5111 H5I11〜8I、、
に接続された割込入力回路、3−1.a−2,3−3は
スイッチSD目〜8D1g 、 8D□〜8D1m 、
8Dmt〜SD、、に接続されたデータ入力回路、4
はプロセッサで、割込入力回路2−1〜2−3.データ
入力回路3−1〜3−3に接続され、それらのデータの
読み込みと制御を行う。In Fig. 1, 1 to 1 to 1-3 are data setting switches 8D1□ to 5D11 m 5D11 to SD, 3°S
Dll ””S Dll + switch S for interrupt input
I 口〜8118e 8Ill〜sI、、I 5I
Switch number block consisting of 11”'8111, 2
-1.2-2.2-:ll is switch 5III ~51
11*8111~5111 H5I11~8I,,
an interrupt input circuit connected to 3-1. a-2, 3-3 are switches SD~8D1g, 8D□~8D1m,
Data input circuit connected to 8Dmt~SD, 4
are processors, and interrupt input circuits 2-1 to 2-3. It is connected to data input circuits 3-1 to 3-3, and reads and controls their data.
次に第2図の波形図を参照して動作について説明する。Next, the operation will be explained with reference to the waveform diagram in FIG.
いま、スイッチ・ブロック1−1のスイツチS I)t
t を第2図aに示すように閉成すると、これに連動し
てスイッチS1.、も第2図すに示すように閉成される
。プロセッサ4は、割込入力回路2−1の割込信号によ
シスイッチS■■の閉成を検知し、これに対応するデー
タ入力回路3−1の信号(第2図C)を矢印で示す時点
で読み込む。Now switch S I)t of switch block 1-1
t is closed as shown in FIG. 2a, the switches S1. , are also closed as shown in FIG. The processor 4 detects the closing of the switch S by the interrupt signal of the interrupt input circuit 2-1, and indicates the corresponding signal of the data input circuit 3-1 (C in FIG. 2) with an arrow. Load at the point indicated.
データ入力回路3−1は、スイッチSD、1のみが閉成
されているので、プロセッサ4に’ 100 ’なる信
号を供給しておシ、これがスイッチ・ブロック1−1の
データとしてプロセッサ4に読み込まれる。Since only the switch SD,1 is closed, the data input circuit 3-1 supplies a signal of '100' to the processor 4, and this is read into the processor 4 as the data of the switch block 1-1. It will be done.
同割込入力回路2−1〜2−3を省略し、データ入力回
路3−1〜3−3を常時スキャンニングする方法もある
が、各スイッチブロック毎にデータ入力回路を設ける点
では同じである。There is also a method of omitting the interrupt input circuits 2-1 to 2-3 and constantly scanning the data input circuits 3-1 to 3-3, but it is the same in that a data input circuit is provided for each switch block. be.
第3図も従来のこの種の回路を示す。第3図において、
第1図のデータ入力回路3−2.3−3は省略し、デー
タ入力回路3−1は各スイッチ・ブロック1−1〜1−
3の同一桁のスイッチ8D11〜5DII + SDl
1〜SD23 * SD81〜8D、、に接続されてい
る。5はスイッチ・ブロック1−1.1−2又は1−3
にのみOv倍信号与えるようにした多重選択防止回路で
あシ、その他は第1図の同一符号のものと同一である。FIG. 3 also shows a conventional circuit of this type. In Figure 3,
The data input circuits 3-2 and 3-3 in FIG. 1 are omitted, and the data input circuit 3-1 is connected to each switch block 1-1 to 1-1.
3 same digit switches 8D11 to 5DII + SDl
1 to SD23*SD81 to 8D, . 5 is switch block 1-1.1-2 or 1-3
The circuit is a multiple selection prevention circuit which applies an Ov times signal only to the circuit, and the other parts are the same as those with the same reference numerals in FIG.
動作を説明すると、いま、スイッチ8D11.sI、1
を閉成させたとすると、多重選択防止回路5がスイッチ
拳ブロック1−1のみに0■信号を与えるようにしてい
るので、プロセッサ4には割込入力回路2−1からのみ
割込信号が入力される。これに応答してプロセッサ4は
、データ入力回路3−1のデータをスイッチ・ブロック
1−1のデータとして読み込む。To explain the operation, switch 8D11. sI, 1
is closed, the multiple selection prevention circuit 5 gives a 0 signal only to the switch block 1-1, so the processor 4 receives an interrupt signal only from the interrupt input circuit 2-1. be done. In response, processor 4 reads the data from data input circuit 3-1 as data from switch block 1-1.
従来のスイッチ入力回路は以上のように構成されている
ので、各スイッチ・ブロック毎にデータ入力回路備えな
ければならず、またデータ入力回路を一つだけ設け、各
スイッチ・ブロックに共通させた場合も割込入力用のス
イッチとデータ設定用のスイッチの組み合せで該当入力
スイッチが判明するため、スイッチの接点のバラつきが
問題となる欠点があった。Since the conventional switch input circuit is configured as described above, it is necessary to provide a data input circuit for each switch block, and if only one data input circuit is provided and shared by each switch block. However, since the corresponding input switch is determined by the combination of the interrupt input switch and the data setting switch, there is a problem of variations in the contact points of the switches.
この発明は上記のような従来のものの欠点金除去するた
めになされたもので、データ設定用のスイッチが動作し
てから割込信号が入力されるようにすることによ如、デ
ータ入力回路数を少なくすると共にスイッチの接点のバ
ラつきも問題無くなるスイッチ入力回路を提供すること
を目的としている。This invention was made in order to eliminate the disadvantages of the conventional ones as described above, and by inputting an interrupt signal after the data setting switch is operated, the number of data input circuits can be reduced. It is an object of the present invention to provide a switch input circuit which reduces the amount of noise and also eliminates the problem of variations in the contact points of the switch.
以下この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第4図において構成部品は第3図の同一符号のものと同
一である。割込入力回路2−1〜2−3は夫々各スイッ
チ噛ブロック1−1〜1−3の共通術の割込入力用のス
イッチ8Il!〜5Iss、SIgt〜8I、、、8I
、1〜8I3.の一端に接続され、これら各スイッチの
他端はデータ設定用のスイッチ8D111〜5D13,
5D21〜SDo、SDl、〜8Doを介して多重選択
防止回路5に接続されている。単一のデータ入力回路3
−1の各入力端子は各スイッチ・ブロック1−1〜1−
3の上記スイッチSD■〜〜sn、315D11〜8D
2m 、 5DII −8Dssに接続されている。Components in FIG. 4 are the same as those with the same reference numerals in FIG. 3. The interrupt input circuits 2-1 to 2-3 each have a common interrupt input switch 8Il for each switch block 1-1 to 1-3! ~5Iss, SIgt~8I,,,8I
, 1-8I3. The other end of each of these switches is connected to data setting switches 8D111 to 5D13,
It is connected to the multiple selection prevention circuit 5 via 5D21 to SDo, SDl, to 8Do. Single data input circuit 3
Each input terminal of -1 is connected to each switch block 1-1 to 1-.
3 above switches SD■~~sn, 315D11~8D
2m, connected to 5DII-8Dss.
次に動作を説明する。いま、スイッチSD、!。Next, the operation will be explained. Switch SD now! .
S11.を閉成させたとすると、多重選択回路5がスイ
ッチ・ブロック1−1のみにO■信号を与えるようにし
ているので、データ設定用のスイッチSDIが動作し、
割込用のスイッチSI!、も動作したことによシ、プロ
セッサ4には割込入力回路2−1からの割込信号が入力
される。これに応答してプロセッサ4はデータ入力回路
3−1のデータ全スイッチ・ブロック1−1のデータと
して読み込む。プロセッサ4は割込入力回路2−1から
の割込信号とデータ入力回路3−1のデータをスイッチ
拳ブロック1−1のデータとして読み込むことによシ、
スイッチSD、!、 81.、が動作したことが判別す
る。S11. is closed, the multiple selection circuit 5 gives the O■ signal only to the switch block 1-1, so the data setting switch SDI operates,
Interrupt switch SI! , is also operated, an interrupt signal from the interrupt input circuit 2-1 is input to the processor 4. In response, the processor 4 reads all data of the data input circuit 3-1 as data of the switch block 1-1. The processor 4 reads the interrupt signal from the interrupt input circuit 2-1 and the data from the data input circuit 3-1 as data from the switch block 1-1.
Switch SD! , 81. , is determined to have worked.
この場合、スイッチ8D11 s 5111にバラつき
があったとしても、割込信号は両方が閉成した時点で入
力されるため、スイッチのバラつきは問題とならない。In this case, even if there is variation in the switches 8D11s 5111, the interrupt signal is input when both are closed, so the variation in the switches does not pose a problem.
以上のように、この発明によれば、割込信号入力回路を
データ設定用スイッチの接点が閉ビたことを条件に閉成
するように構成したことによシ、データ入力回路数の減
少を図シ、スイッチのバラつきが問題とならないと共に
無駄な時間の少ないデータの読み込みができるスイッチ
入力回路が得られる効果がある。As described above, according to the present invention, the number of data input circuits can be reduced by configuring the interrupt signal input circuit to be closed when the contact of the data setting switch is closed. As shown in the figure, there is an effect that a switch input circuit can be obtained in which variation in the switches does not pose a problem and data can be read with less wasted time.
第1図は従来のスイッチ入力回路の回路図、第2図は第
1図に示す回路の波形図、第3図は従来のスイッチ入力
回路の回路図、第4図はこの発明の一実施例によるスイ
ッチ入力回路の回路図。
1−1〜1−3・・・スイッチ−ブロック、2−1〜2
−3・・・割込入力回路、3−1〜3−3・・・データ
入力回路、4・・・プロセッサ、5・・・多重選択防止
回路。
なお、図中、同一符号は同一部分を示す。Fig. 1 is a circuit diagram of a conventional switch input circuit, Fig. 2 is a waveform diagram of the circuit shown in Fig. 1, Fig. 3 is a circuit diagram of a conventional switch input circuit, and Fig. 4 is an embodiment of the present invention. A circuit diagram of a switch input circuit according to. 1-1 to 1-3... switch block, 2-1 to 2
-3... Interrupt input circuit, 3-1 to 3-3... Data input circuit, 4... Processor, 5... Multiple selection prevention circuit. In addition, in the figures, the same reference numerals indicate the same parts.
Claims (1)
データ設定用スイッチに直列に接続され該データ設定用
スイッチに連動して動作する複数の割込入力用スイッチ
とからなる複数のスイッチ・ブロックと、前記各スイッ
チ−ブロックのデータ設定用スイッチに別個独立に接続
された単一のデータ入力回路と、前記各スイッチ・ブロ
ックの共通術の前記割込入力用スイッチに接続され前記
データ設定用スイッチに連動した該割込入力用スイッチ
が動作したことによシ割込信号が入力される複数の割込
入力回路と、前記割込信号に応答して前記データ入力回
路のデータを前記データ設定用スイッチが動作した前記
スイッチ・ブロックのデータとして読み込むプロセッサ
と、を備えたスイッチ入力回路。a plurality of switch blocks comprising a plurality of data setting switches connected in parallel and a plurality of interrupt input switches connected in series to the data setting switches and operating in conjunction with the data setting switches; , a single data input circuit connected to the data setting switch of each switch block separately and independently; and a single data input circuit connected to the common interrupt input switch of each switch block and connected to the data setting switch. a plurality of interrupt input circuits into which interrupt signals are input when the interlocked interrupt input switches are operated; and the data setting switch which inputs data in the data input circuit in response to the interrupt signals. A switch input circuit comprising: a processor that reads data of the switch block that has been operated;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59093866A JPS60238925A (en) | 1984-05-12 | 1984-05-12 | Switch inputting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59093866A JPS60238925A (en) | 1984-05-12 | 1984-05-12 | Switch inputting circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60238925A true JPS60238925A (en) | 1985-11-27 |
Family
ID=14094366
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59093866A Pending JPS60238925A (en) | 1984-05-12 | 1984-05-12 | Switch inputting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60238925A (en) |
-
1984
- 1984-05-12 JP JP59093866A patent/JPS60238925A/en active Pending
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