JPS60237699A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し発明の利用分野〕 本発明は、半導体メモリに関し、特に飽和形メモリ・セ
ルに対し高速書き込みが可能な半導体メモリに関するも
のである。

〔発明の背景〕

周知のように、バイポーラＩＣは、飽和形と非飽和形に
大別され、このうち飽和形回路では論理ｕ　ＯＩＴと１
”を飽和と遮断の状態に切り替えて動作させるので、常
に活性領域で動作する非飽和形回路に比べると、消費電
力が少なくてすむか、トランジスタが飽和状態から遮断
状態に移るときに。

少数キャリアの蓄積効果があるため、余分な時間遅れを
生ずる。

第８図は、周知の飽和形メモリ・セルに、従来より用い
られてきた読出・書込回路（１９７７年ｌ５ＳＣＣＤＩ
Ｇ’ＥＳＴ　ＰＰ７８〜７９参照）を組み合わせて構成
したバイポーラ・メモリの主要部を示している。

第８＠において、例えばメモリ・セルＭＣｔｔを選択す
るため選択信号Ｖ　Ｘ　１　ｒ　Ｖ　’ｈ’　１を高レ
ベルにすると、読み出し電流ＩＲ（］＋　ＩＲｌがトラ
ンジスタＱ　ｔｓ　＋　Ｑ　ｅを経てティジットＩＩ　
Ｄ　１ｏ　ｔＤｌｌに流れる。このときメモリ・セルＭ
ＣＩ。

のトランジスタＱ１がオン状態であると、読み出し電ｍ
　Ｉ　Ｒ１はトランジスタＱ１のエミッタからディジッ
ト１ｌＤｔｔに流れるのに対し、読み出し電流ＩＲＱは
センス回路の抵抗ＲＡ、トランジスタＱＡＩおよび基準
電圧レベルＶＲＥＦにより動作するトランジスタＱ３を
経由してディジット線［）１０に流れる。したがって、
トランジスタＱ３＋Ｑ４のどちらに電流が流れるかによ
り、抵抗ＲＡ。

ＲＢの電圧が出力回路に送られて、記憶情報ＩＩ　１１
１または′０″が読み出される・ 一方、メモリ・セルＭＣ１１の記憶情報を反転させるた
め、トランジスタＱｏをオン状態、トランジスタＱ１を
オフ状態にするときには、トランジスタＱ３のベースに
印加されている基準電圧レベルｖＲＥＦを下げ、トラン
ジスタＱｏのエミッタよりティジット線Ｄ１ｏを電流Ｉ
ＲＱを流すとともに、トランジスタＱ４のベースに印加
されている基準電圧レベルＶＲＥＦを読み出し時のレベ
ルに保持する。

従来、書き込み動作を助けるために、トランジスタＱ４
のベースに印加される基準電圧レベルＶＲＥＦを読み出
し時より上げてやり、トランジスタＱ１のエミッタから
の電流を積極的に切断する方法を用いているが、高速書
き込みの効果はそれほど上らない。

第８図に示すバイポーラ・メモリは、小面積で構成され
、かつ読み出し時のアクセス時間が比較的速いが、書き
込み時間は読み出し時の数倍もかかる。例えば、読み出
し時間が１０ｎＳであるのに対し、書き込み時間は２０
〜３０ｎＳとなるので、問題になっている。

このような問題は、第８図に示すメモリのみなｌジす、
従来より多用されているダイオード・クランプ形のメモ
リ・セルにおいても生じており、飽和を深くして使用す
る場合には、飽和回復のための時間、つまりトランジス
タの飽和状態がら遮断状態に移るときに、少数キャリア
の蓄積を抜き取るための時間が必要となり、沓き込み時
間が長くなるという欠点を有している。特に、読み出し
電流ＩＲと保持電流ＩＳＴとの比が大きく、かつ大電流
の場合に、書き込み時間の増大が著しい。

〔発明の目的〕

本発明の目的は、このような従来の問題を解決するため
、飽和形メモリ・セルを使用した場合にも、読み出し時
とほぼ同じ速度で情報の高速書き込みを行うことができ
、かつ安定して動作させることができる半導体メモリを
提供することにある。

〔発明の概要〕

本発明の半導体メモリは、基準電圧レベルを制御し、で
、一方のディジット線に電流を流すことにより、飽和形
メモリ・セルの記憶情報を反転させる半導体メモリにお
いて、メモリ・マトリクスの各列ごとに、読み出し時に
動作する第１の電流源と、この第１の電流源より小さく
ない電流値で、杏き込み時に単独で、あるいは第１の電
流源とともに動作する第２の電流源とを有することを特
徴としている。

〔発明の実施例〕

以下、本発明の実施例を図面により説明する。

第２図は、本発明の書込回路の原理図である。

半導体メモリは、第２図に示すように、メモリ・セルの
マトリクスｌとＸアドレス・デコーダ２と。

Ｙアドレス・デコーダおよび読出・書込回路３と、読出
・書込制御回路４とから構成される。Ｘ端子。

Ｙ＠子から入力した行（ワートフおよび列（ティシラト
ンのアドレス信号は、デコーダ２．３でデコートされた
後、マトリクス１のうちの１つのメモリ・セルを選択す
る。読出・書込制御回路４は、　ＲＷ端子に入力された
リード／ライト信号を受け、読出・書込回路３を制御し
て、選択されたメモリ・セルから情報を読み出し、Ｉ１
０＠子に出力する一方、Ｉ１０端子から入力され゛た情
報を選択されたメモリ・セルに書き込む。

読み出し時および書き込み時には、Ｖ　Ｙ　１〜Ｖ１−
Ｎの１つにティジット選択信号を加え、基準電圧を制御
することにより、ディジット線に読み出し電流または書
き込み電流（Ｉ　Ｒｎ　ＩＩ　Ｒ１〜ＩＲ（Ｎ−□）Ｉ
ＩＲＮの１組）を流す。しかし、書き込み時には、飽和
回復のための時間かかかり、高速書き込みができない。

そこで、本発明では、読出・書込回路３に第２の電流源
３２を設け、書き込み時にはこの第２の電流源（Ｉ’　
ｗｏ・Ｉ’Ｗ１〜Ｉ’Ｗ（Ｎ−ＩＬＩ’Ｗ　Ｎのうちの
１ｆｆｉ）からティジット線に電流を流す。この場合、
第１の電流源（Ｉ’　Ｒｏ＋Ｉ’Ｒ１〜Ｉ’　Ｒ（Ｎ−
１）ＩＩ’　ＲＮ）より大きい電流値を、第２の電流源
３２は備えている。また、沓き込み時に、第１の電流源
と第２の電流源を同時に動作させて、ディジット線に大
電流を流すこともできる。

このようにして、書き込み時には、読み出し時より大き
な電流を流すことにより、飽和状態で蓄積された電荷を
高速に抜き取るとともに、メモリ・セルのトランジスタ
を遮断状態にする。

また、安定して書き込みができるように、書き込み電流
を増加する時点は、書き込みパルス印加時点に比べてあ
らかじめ定められた時間たけ遅延させた時点にする。

第１図は、本発明の実施例を示す読出・書込回路の要部
構成図である。

第１図においては、第８図の基準電圧レベルＶＲＥＦ、
および出力回路がら下方の部分に対応する回路が示され
ており、また、読み出し電流源ＩＲＱ＋ＩＲ１と列選択
信号電流源■Ｙの記載が省略されており、さらに、マト
リクスのうちの１列（１デイジツト）の読出・書込回路
のみが示されている。

メモリ・セルＭＣｔｔを選択するため、第１行のＶｘｌ
（図示省１１１８）と第１列のｖＹを高レベルにすると
、従来と同じように、トランジスタＱ５＋Ｑ６がオンと
なり、読み出し電流Ｉ　ＲＱ　＋　Ｉ　Ｒ１かティジッ
ト線Ｄ　１０　＋　Ｄ　ｌ　１を流れる。

本発明では、トランジスタＱ　５　＊　Ｑ　Ｂと並列に
新しく書き込み用トランジスタＱ　Ｖ　Ｏ＋　Ｑ　Ｙ　
１が設けられ、それぞれに電流源Ｉ　’　ｗＯ＋　Ｉ　
’　ＮＭＩが接続される。また、これらの電流源Ｉ′ッ
。。

Ｉ’　Ｗｌを制御するための書き込み制御用トランジス
タＱｗｏ　ｒ　Ｑｗｔが設けられる。

読み出し時には、書き込み制御信号■ｗとして、列選択
信号ｖＹの高レベルよりも高い信号が書き込み制御用ト
ランジスタＱＷＯ＋ＱＷ１のベースに加えられるので、
電流源Ｉ　’　ＷＯ＋　Ｉ　’　Ｗｌの電流はトランジ
スタＱｗｏ　＊　Ｑｗｔを流れ、トランジスタＱＹ、、
Ｑ＼！ｌには流れない。したがって２読み出し時に、テ
ィジット線Ｄ　ＩＯｒ　Ｄ　１１を流れる電流は従来と
同じように、第１の電流源”　ＲＯｒ　Ｉ′　Ｒ１から
の電流のみである。

次に、書き込み時には、書き込み制御信号■ｗとして、
列選択信号ＶＹの高レベルより低い信号が書き込み制御
用トランジスタＱｗｏ＋Ｑｗｚのベースに加えられるの
で、電流＠Ｉ’　ｗｏ　＋　Ｉ’Ｗ　１の電流はトラン
ジスタＱＹＯＩ　ＱＹｌを流れ、トランジスタＱｗｏ＋
Ｑｗｔには流れない。

したがって、書き込み時には、トランジスタＱＹθ１０
５を流れる電流がティジット１Ｄｔｏを、。

またトランジスタＱｙ　１＊　ＱＢを流れる電流がティ
ジット線Ｄ１１をそれぞれ流れるので、書き込みこの場
合、電流値はＩ　Ｗ　Ｏ”　Ｉ　Ｗ　ｌ　”　Ｉ　Ｗと
する。いま、Ｉｗと■Ｒがほぼ等しいとき（Ｉ　ｗ　＃
ＩＲ）、書き込み電流は読み出し電流の２倍となるので
、書き込み時間を従来の約１７２に短縮することができ
る。

また、電流Ｉ　Ｗをさらに大きい値に設定すれは、書き
込み時間をより短縮できる。

第３図は、第１図の信号電流のタイム・チャートである
。

第１図の回路においては、第３図（ａ）に示すように、
先ずｔｌの時刻で列選択信号ＶＹが印加され、時刻ｔ５
まで高レベルを保持する。

一方、外部からの書き込み信号に応答して、読出・書込
回路では基準電圧Ｖ　ＲＥ　Ｆの片方を第４図（Ｃ）に
示すように負極性に変化させるが、番地か完全に定まっ
た状態で書き込みを行うため、僅かに遅れて時刻ｔ２か
ら１４までの間に基準電圧レベルｖ　ＲＥ　Ｆが印加さ
れる。第３図（ｂ）に示すように、第１の電流源ＩＲの
電流は、ｖＹと同じ時＠ｌ’ｔ　＋　−ｔ　ｃ、の顛間
巾滞れる一ンご乙で　菖齋込みは、外部からの書き込み
信号にもとづき、読出・書込制御回路の制御により動作
するので、書き込み電：ｔＬ増加分である第２の電流源
Ｉ’Ｗの電流も、一般には第３図（ｄ）のように、基準
電圧ＶＲＥＦと同一タイミングで時刻ｔ２から１４まで
の間流れる。つまり、書き込み開始と同時に第２電流源
Ｉ”ＩＶから電流が流れることになる。

しかし、実際にはデバイス等のバラツキが存在するため
、基準電圧Ｖ　ＲＥ　Ｆと第２電流源Ｉ’ＸＶの動作タ
イミングが微妙に変動し、最悪の事態では基準電圧ＶＲ
ＥＦの立ち下り時点より前に第２の電流源Ｉ’Ｗから電
流が流れ始める可能性もある。

基準電圧ＶＲＥＦの立ち下り以前は、読み出し状態であ
るから、前述のようにもし第１の電流源■′　Ｒが時刻
ｔｌに動作し、第２の電流源Ｉ’Ｗが基準電圧Ｖ　ＲＥ
　Ｆの立ち下り以前にディジット線に流れた場合には、
（ＩＲ＋ＩＷ）の値の大電流かメモリ・セルのトランジ
スタに流れて、これを飽和させるので、たとえばＩＷ”
ＩＲの番台、通常の２倍の量を電荷蓄積が行われること
になる。

そして、基準電圧ＶＲＥＦか立ち下った時点から同一の
電流値（ＩＲ＋１ｗ）で情報を書き込むことになるので
、飽和回復のための時間が従来と同じだけかかり、結局
書き込みの高速化は望めない。

そこで、本発明においては、このような事態を避けるた
めに、第２の電流源Ｉ’Ｗの切り換え動作時点、つまり
ｖｗのレベルを低くして電流経路をトランジスタＱｗＯ
ＩＱＷ１からＱ”ｌ’０．Ｑ’ｌ’Ｌに切り換える時点
を、第３図＜８＞の１１ｗに示すように、基準電圧ＶＲ
ＥＦの立ち下り時刻ｔ２より一定時間たけ遅れた時刻ｔ
３に設定する。なお、第３図Ｃ８）では、１１ｗの後端
か時刻ｔ４より早い時点で終っているが、後端について
は、特に厳密に規定する必要はなく、書き込みに必要な
電流１’ｗの幅が保たれるようになっていればよい。

第４図、第５図は１本発明における信号発生回路と発生
された信号波形の具体的説明図である。

第３図（Ｃ）、　（ｅ）に示すタイミングの基４１電圧
ＶＲＥ　Ｆと第２電流源■′ｗを発生させるためには、
例えば第５図に示すような電流切換回路とインバータ回
路の組み合せで信号発生回路を構成すればよい。すなわ
ち、基＊＊圧（ＶＲＥＦ）発生部と書き込み信号（Ｖ　
Ｗ）発生部に、それぞれ第５図に示す回路を備え、第４
図（ａ）に示す同一の入力信号ＶＩＮ（例えば外部から
の書き込み信号〕を各回路のトランジスタＱａのベース
に加え、その参照電圧を第４図（ａ）、（７）ＶｓＢｔ
　＊　ＶＢＢ２ｔｔニー示すようなレベルにとっておけ
ば、入力信号ＶＩＮの立ち上りがＶ　Ｂ　Ｂ　ｌ　＋　
Ｖ　Ｂ　Ｂ　２のレベルを越えた時点で電流が切り換わ
り、１−ランジスタＱａがオンする。

一方、入ＩＦＴ号ＶＩＮかないときには、常時トランジ
スタＱｂがオンして、Ｑａはオフ状態にあるため、高レ
ベル（アース電位）がトランジスタＱｃのベースに加え
られて高電位がＶ　ＯＵ　Ｔの出力端子に現われる。入
力信号Ｖ　Ｉ　Ｎが加わってＶＢＢのレベルを越えたと
きには、トランジスタＱａかオンして、低レベル（電流
ＩＣによる抵抗ＲＯＭの電圧降下分）が１ヘランシスタ
Ｑｃのベースわれる。したがって、第４図（ｂ）、　（
Ｃ）のような電圧Ｖ。υＴ　１　＋　Ｖ　ＯυＴ２が得
られる。このタイミング信号を所要のレベルおよび論理
機能をもった基準電圧ＶＲＥＦおよび書き込み信号電圧
Ｖｗに変換することは、きわめて藺単である。

また、第３図（ｅ）に示す電流源Ｉ’Ｗは、先端だけが
基準電圧ＶＲＥＦより遅れていればよいので、ＶＲＥＦ
のタイミンクを単に遅延させたタイミングで書き込み信
号ＶＷを発生してもよい。

なお、第１図において、書き込み時には、読み出し５時
より大きな電流を流すので、センス回路のトランジスタ
Ｑｓｏ＋Ｑｓｔの飽和を防止するーため、一般にはクラ
ンプ・ダイオードＤ　Ｏ＋　Ｄ　ｌか必要となる。

第６図は５本発明の他の実施例を示す読出・書込回路の
要部構成図である。

第１図では、第２のｗｉ流源Ｉ　’　ｗｏ　＋　Ｉ　’
　ｗｌを備え、常時電流を流しているが、第６図では、
書き込み時にのみ電流Ｉ　ＷＯ＋　Ｉ　ｗｌを流すこと
＋、−＋４１　刑心宙−ｈル賄１滅１．τいスー占諒で
云す頒■の電流源Ｉ′Ｒｔｉｌ−設け、かつ、書き込み
時にのみＶ　Ｗを高レベルにし、両トランジスタＱ１０
＋Ｑ１１をオンしてティジット線Ｄ　１０　＋　Ｄ　ｌ
　ｌにＩ　Ｒ十Ｉ　ｗを流す方法と点線で示す第１の電
流源■′　Ｒを取り出し、Ｖｗを低レベルにしたとき電
流ＩＲが流れ、ＶＷを高レベルにしたとき■Ｒ十１ｗが
流れるように、レベルを設定する方法とがある。

第７図は、本発明のさらに他の実施例を示す読出・書込
回路の要部構成図である。

第６図では、書き込み時には、両トランジスタＱ　１０
１　Ｑ　１１を同時にオンして両ディジット線ＤＩＱ、
Ｄｌｌに電流（ＩＲ＋ＩＷ）を流すのに対して、第７図
では、書き込みに必要な側のティジノｈａ（Ｄｔｏまた
は［）１１の片方）にのみ電流ＩＷを流すようにしてい
る。この場合にも、点線で示す第１の電流源Ｉ’Ｒを設
け、かつ沓き込み情報を応じてＶｗｌ＋　ＶＷ２のすず
れか一方を高レベルにすることにより、片方のティジッ
ト線にのみ電流（ＩＲ＋ＩＷ）を流す方法と、点線で示
す第１の電流源■′Ｒを取り外し、Ｖ　Ｗ　１　＋　Ｖ
　ｗ２のいずれか一方を高レベルにしたとき電流（■Ｒ
十■Ｗ）が、また他方を低レベルにしたとき電流ＩＲが
、それぞれ流れるように、レベルを設定する方法とかあ
る。第６図、第７図ともに、後者の方法によれば、第１
の電流源Ｉ’Ｒを省略できるので、経済的には有効であ
る。

さらに、第７図において、書き込み時には、電流不要の
側のｖｗの電流ＩＲが流れるレベル（つまり、読み出し
時のレベル）よりも更に下げ、電流ＩＲをも流さないよ
うにすることができる。

（発明の効果Ｊ 以上説明したように１本発明によれは、飽和形メモリ・
セルを使用した場合でも、読み出し時とほぼ同一速度で
情報の書き込みを行うことが可能であり、かつ増加電流
分を基準電圧の先端より僅かに遅らせて発生させること
により安定して高速書き込みを行うことができる。

の要部構成図、第２図は本発明による半導体メモリの概
略説明図、第３図は第１図の信号電流のタイム・チャー
ト、第４図、第５図は本発明における信号発生回路と信
号波形の具体的説明図、第６図は本発明の他の実施例を
示す読出・書込回路の要部構成図、第７図は本発明のさ
らに他の実施例を示す読出・書込回路の要部構成図、第
８図は従来の半導体メモリの構成図である。

ｌ：メモリ・セル・マトリクス、２：行アドレスデコー
ダ、３：列アドレス・デコーダ／読出・書込回路、４：
読出・書込制御回路、■′　Ｒ：第１の電流源、Ｉｗ：
第２の電流源、Ｖ　ｒ＜　Ｅ　Ｆ　：基準電圧、Ｄｔｏ
＋Ｄ工□：テイシフト線、Ｃ８：チップ・セレクト信号
、ＣＬ：クロツク。

特許出願人　株式会社日立製作所　。

第１図 ＫＥ 第　２　図 Ｉａ） ＣＳ［ＷＩｌｏ 第　３１７１

Claims (2)

【特許請求の範囲】
1. （１）基準電圧レベルを制御して、両側あるいは片側の
   ティジット線に電流を流すことにより、飽和形メモリ・
   セルの記憶情報の読み出しまたは書き込みを行う半導体
   メモリにおいて、メモリ・マトリクイの各ティジットご
   とに、読み出し時、ティジット線に電流を流す第１の電
   流源と、該第１の電流源より小さくない電流値を、書き
   込み時、ティジット線に単独で、あるいは上記第１の電
   流源とともに電流を流す第２の電流源を具備することを
   特徴とする半導体メモリ。
2. （２）前記第２の電流源は、書き込み時の基準電圧レベ
   ル変化の先端よりあらかじめ定められた時間後にティジ
   ット線に電流を供給することを特徴とする特許請求の範
   囲第１項記載の半導体メモリ。