JPS60235467A - 薄膜トランジスタの製作方法 - Google Patents
薄膜トランジスタの製作方法Info
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- JPS60235467A JPS60235467A JP9094984A JP9094984A JPS60235467A JP S60235467 A JPS60235467 A JP S60235467A JP 9094984 A JP9094984 A JP 9094984A JP 9094984 A JP9094984 A JP 9094984A JP S60235467 A JPS60235467 A JP S60235467A
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- JP
- Japan
- Prior art keywords
- mask layer
- resist
- gate electrode
- pattern
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- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は薄膜トランジスタの製作方法に係り、特に大面
積に多数の薄膜トランジスタ素子を高糖〔発明の背景〕 従来の薄膜トランジスタ（Ｔ Ｐ Ｔ）の基本的な製作
方法は、第１図に示すごとく、透明基板ｌ上にＣｒ等の
金属によるゲート２を形成し、その上に、Ｓｉ３Ｎ４
等のゲート絶縁膜３を形成し、その上に非晶質水素化シ
リコン（ａ−８ｔ）膜４を堆積した後、ポジ形のホトレ
ジスタ５を塗布し、これを基板背面から露光することに
より、ゲート電極に対応する位置にホトレジストパター
ンを形成する。その後、ＡＱ等の金属９を蒸着し、ホト
レジストを除去（いわゆる、リフトオフ）することによ
りソース６、ドレイン７を形成する。第１図はホトレジ
スト除去前の状態を示す。これによりゲート電極に対し
、ソースとドレイン電極を自己整合的に製作できるため
大面積にわたり精度良くＴＰＴを製作できる。
積に多数の薄膜トランジスタ素子を高糖〔発明の背景〕 従来の薄膜トランジスタ（Ｔ Ｐ Ｔ）の基本的な製作
方法は、第１図に示すごとく、透明基板ｌ上にＣｒ等の
金属によるゲート２を形成し、その上に、Ｓｉ３Ｎ４
等のゲート絶縁膜３を形成し、その上に非晶質水素化シ
リコン（ａ−８ｔ）膜４を堆積した後、ポジ形のホトレ
ジスタ５を塗布し、これを基板背面から露光することに
より、ゲート電極に対応する位置にホトレジストパター
ンを形成する。その後、ＡＱ等の金属９を蒸着し、ホト
レジストを除去（いわゆる、リフトオフ）することによ
りソース６、ドレイン７を形成する。第１図はホトレジ
スト除去前の状態を示す。これによりゲート電極に対し
、ソースとドレイン電極を自己整合的に製作できるため
大面積にわたり精度良くＴＰＴを製作できる。
しかしながら、この方法で製作されたＴＰＴでは、ゲー
ト電極側から入射する光はソースとドレイン電極全面を
照射し、これによって、当該部位題がある。すなわち、
ソースもしくはドレイン電極とゲート電極の間にはある
程度のオーバラップが必要である。しかし、従来の方法
ではこのオーバラップを形成することは不可能であった
。
ト電極側から入射する光はソースとドレイン電極全面を
照射し、これによって、当該部位題がある。すなわち、
ソースもしくはドレイン電極とゲート電極の間にはある
程度のオーバラップが必要である。しかし、従来の方法
ではこのオーバラップを形成することは不可能であった
。
一方、単純にこのオーバラップを形成する方法として、
ソースとドレインをゲート電極パターンに無関係に別の
ホトマスクを使用して製作する方法もあるが、その場合
、数ｃｍから数十ｃｍの大面積に渡って高精度にマスク
合せを行なうことは困難であった。
ソースとドレインをゲート電極パターンに無関係に別の
ホトマスクを使用して製作する方法もあるが、その場合
、数ｃｍから数十ｃｍの大面積に渡って高精度にマスク
合せを行なうことは困難であった。
本発明の目的は、ゲート電極をマスクとする自己整合に
よりソースとドレイン電極を形成する際、自己整合的に
オーバラップを形成する方法を提供することにある。
よりソースとドレイン電極を形成する際、自己整合的に
オーバラップを形成する方法を提供することにある。
本発明は、上記目的を達成する為に、ホトレジストと、
ゲート電極との間に、マスク層を設け、荷マスク層のオ
ーバエッチを利用することによりオーバラップを有する
ＴＰＴを自己整合的に形成することができるものである
。
ゲート電極との間に、マスク層を設け、荷マスク層のオ
ーバエッチを利用することによりオーバラップを有する
ＴＰＴを自己整合的に形成することができるものである
。
以下、本発明の一実施例を第２図により説明する。
ガラス基板１上にＣｒを厚さ１０００人程度に蒸着し１
通常のホトエツチング法により、ゲート電極パターン２
を形成した、その後、Ｓｉ、 Ｎ、をプラズマＣＶＤ法
で厚さ１０００人に堆積し、ゲート絶縁膜３を形成した
。次いで、ａ−８ｉ ４をやはりプラズマＣＶＤ法で厚
さ１０００人に堆積し、次いで。
通常のホトエツチング法により、ゲート電極パターン２
を形成した、その後、Ｓｉ、 Ｎ、をプラズマＣＶＤ法
で厚さ１０００人に堆積し、ゲート絶縁膜３を形成した
。次いで、ａ−８ｉ ４をやはりプラズマＣＶＤ法で厚
さ１０００人に堆積し、次いで。
マスク層として有機樹脂（ポリグリシジルメタクリレー
ト）８を厚さ２μｍに塗布２００℃、３０分加熱硬化し
た。その後、ポジ形ホトレジスト（Ａ Ｚ−１３５０Ｊ
、シプレー社）５を厚さ０．５μｍに塗布し、９０℃
のプレベーク後、ガラス基板の背面より紫外線を照射し
て、ホトレジストを露光した。該ホトレジストを現像後
、プラズマ灰化装置中で、ポリグリシジルメタクリレー
トを灰化し、ホトレジストが無い部分のポリグリシジル
メタクリレートを除去した。第２図（ａ）。その後、ホ
トレジスト剥離液でホトレジスト５を除去した。
ト）８を厚さ２μｍに塗布２００℃、３０分加熱硬化し
た。その後、ポジ形ホトレジスト（Ａ Ｚ−１３５０Ｊ
、シプレー社）５を厚さ０．５μｍに塗布し、９０℃
のプレベーク後、ガラス基板の背面より紫外線を照射し
て、ホトレジストを露光した。該ホトレジストを現像後
、プラズマ灰化装置中で、ポリグリシジルメタクリレー
トを灰化し、ホトレジストが無い部分のポリグリシジル
メタクリレートを除去した。第２図（ａ）。その後、ホ
トレジスト剥離液でホトレジスト５を除去した。
その結果、ゲート幅に比較して約４μｍ（片側２μｍ）
せまい、ポリグリシジルメタクリレートのパターン８が
得られた。その上に、ｐを含むｎ形のａ−８ｉｌＯを１
００人程度、基板温度１５０℃で堆積した後、Ｃｒを７
００人１１、ＡＱを１μｍ９の２層膜を蒸着した。第２
図（ｂ）。その後、メチルエチルケトンとエタノールの
混合液（５： ２）中に浸漬した。これにより、ポリグ
リシジルメタクリレートが除去され、ゲート上に２μｍ
ずつオーバラップしたソース６とドレイン電極７を形成
できた。第２図（ｃ）。
せまい、ポリグリシジルメタクリレートのパターン８が
得られた。その上に、ｐを含むｎ形のａ−８ｉｌＯを１
００人程度、基板温度１５０℃で堆積した後、Ｃｒを７
００人１１、ＡＱを１μｍ９の２層膜を蒸着した。第２
図（ｂ）。その後、メチルエチルケトンとエタノールの
混合液（５： ２）中に浸漬した。これにより、ポリグ
リシジルメタクリレートが除去され、ゲート上に２μｍ
ずつオーバラップしたソース６とドレイン電極７を形成
できた。第２図（ｃ）。
本実施例では、ポリグリシジルメタクリレートをマスク
層として使用し、そのパターン化に、ポジ形ホトレジス
ト（Ａ Ｚ −１３５０Ｊ） を使用したが、本実施例
から容易に推察できるごとく、この組み合せは、両者が
選択的に加工できるものであれば材料の種類は問わない
。例えば、マスク層としてＳｉＱ ２ 膜を使用し、パ
ターン化にやはリポジ形しＳｉｎ、のパターン化に、Ｈ
ＦとＮＨ４Ｆの混合液（例えば１：６）を使い、最終工
程でも同じ液を使うことによってオーバラップのあるパ
ターンを得ることが出来る。
層として使用し、そのパターン化に、ポジ形ホトレジス
ト（Ａ Ｚ −１３５０Ｊ） を使用したが、本実施例
から容易に推察できるごとく、この組み合せは、両者が
選択的に加工できるものであれば材料の種類は問わない
。例えば、マスク層としてＳｉＱ ２ 膜を使用し、パ
ターン化にやはリポジ形しＳｉｎ、のパターン化に、Ｈ
ＦとＮＨ４Ｆの混合液（例えば１：６）を使い、最終工
程でも同じ液を使うことによってオーバラップのあるパ
ターンを得ることが出来る。
本発明によれば、ソース、ドレイン電極をゲート電極に
オーバラップをある程度持たせてしかも自己整合的に形
成できるため、大面積に渡って、高精度なＴＰＴパター
ンを形成することが出来る。
オーバラップをある程度持たせてしかも自己整合的に形
成できるため、大面積に渡って、高精度なＴＰＴパター
ンを形成することが出来る。
第１図は従来方法によるＴＰＴ製作工程の一部を示す断
面図、第２図は本発明の実施例によるＴＰＴ製作工程を
工程順に示す断面図である。
面図、第２図は本発明の実施例によるＴＰＴ製作工程を
工程順に示す断面図である。
Claims (1)
- １、透光性基板上に形成したゲート電極上に絶縁膜と半
導体層を形成し、その上のソース、ドレイン電極を設け
た薄膜トランジスタの製作において、半導体層上にマス
ク層を形成し、その上に感光性樹脂層を形成した後、基
板背面よりの露光により、該感光性樹脂層を感光し、現
像した後、該感光性樹脂パターンをマスクとしてマスク
層をエツチングし、該感光性樹脂パターンを除去した後
、ソースおよびドレイン用電極金属を堆積し、該マスク
層を除去することによりソース、ドレイン電極パターン
を形成することを特徴とする薄膜トランジスタの製作方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9094984A JPS60235467A (ja) | 1984-05-09 | 1984-05-09 | 薄膜トランジスタの製作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9094984A JPS60235467A (ja) | 1984-05-09 | 1984-05-09 | 薄膜トランジスタの製作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60235467A true JPS60235467A (ja) | 1985-11-22 |
Family
ID=14012719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9094984A Pending JPS60235467A (ja) | 1984-05-09 | 1984-05-09 | 薄膜トランジスタの製作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS644070A (en) * | 1987-06-26 | 1989-01-09 | Hitachi Ltd | Thin film transistor and manufacture thereof |
-
1984
- 1984-05-09 JP JP9094984A patent/JPS60235467A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS644070A (en) * | 1987-06-26 | 1989-01-09 | Hitachi Ltd | Thin film transistor and manufacture thereof |
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