JPS60233857A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60233857A JPS60233857A JP8968084A JP8968084A JPS60233857A JP S60233857 A JPS60233857 A JP S60233857A JP 8968084 A JP8968084 A JP 8968084A JP 8968084 A JP8968084 A JP 8968084A JP S60233857 A JPS60233857 A JP S60233857A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- source
- film
- ion implantation
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims abstract description 15
- 238000001020 plasma etching Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 12
- 230000000694 effects Effects 0.000 abstract description 7
- 229910052796 boron Inorganic materials 0.000 abstract description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 4
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 6
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010276 construction Methods 0.000 abstract 1
- 239000011248 coating agent Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は半導体装置の製造方法、特に寄生バイポーラ効
果のない半導体装置の製造方法に関するものである。
果のない半導体装置の製造方法に関するものである。
（従来技術とその問題点）
絶縁ｆ−ト型電界効果トランジスタの基板内部にはソー
スをエミッタ、基板をペース、ドレインをコレクタとす
るラテラル構造の寄生バイポーラトランジスタが必ず存
在する。雪崩れ降伏などが原因で基板電位が変わシ、ソ
ース・基板間が順方向にバイアスされると、この寄生バ
イポーラトランジスタはターンオンする。このため、ド
レインの電圧・電流特性に負性抵抗が表われたシ、永久
破壊したシする不都合が起こる。この現象は高比抵抗基
板を用いる高耐圧絶縁ダート型電界効果トランジスタで
は特に顕著に起こる。
スをエミッタ、基板をペース、ドレインをコレクタとす
るラテラル構造の寄生バイポーラトランジスタが必ず存
在する。雪崩れ降伏などが原因で基板電位が変わシ、ソ
ース・基板間が順方向にバイアスされると、この寄生バ
イポーラトランジスタはターンオンする。このため、ド
レインの電圧・電流特性に負性抵抗が表われたシ、永久
破壊したシする不都合が起こる。この現象は高比抵抗基
板を用いる高耐圧絶縁ダート型電界効果トランジスタで
は特に顕著に起こる。
また、低消費電力回路として良く知られているＣ、ＭＯ
８回路では、ウェル構造が加わるため、その基板内には
前述のラテラル構造の寄生バイポーラトランジスタに加
え、パーティカル構造の寄生バイポーラトランジスタが
存在する。この二つの構造の寄生バイポーラトランジス
タが被合的に働き、ＰＮＰＮ動作を引き起こすのがいわ
ゆるラッチアップであシ、素子破壊の大きな原因となっ
ている。
８回路では、ウェル構造が加わるため、その基板内には
前述のラテラル構造の寄生バイポーラトランジスタに加
え、パーティカル構造の寄生バイポーラトランジスタが
存在する。この二つの構造の寄生バイポーラトランジス
タが被合的に働き、ＰＮＰＮ動作を引き起こすのがいわ
ゆるラッチアップであシ、素子破壊の大きな原因となっ
ている。
このような寄生バイポーラ効果を防止する有力な手段の
一つとしてシールデッドソース構造が特願昭５４−１３
０１４３号によって提案されている。
一つとしてシールデッドソース構造が特願昭５４−１３
０１４３号によって提案されている。
シールデッドソース構造はソース下面を基板と同一導電
形の高濃度層でシールドし、これをソースと等電位にし
たものである。この構造を用いれば、ソース・基板間の
接合が順方向にバイアスされることがないので、寄生バ
イポーラトランジスタがターンオンすることはない。従
って、本構造は高耐圧ＭＯ８の寄生バイポーラ効果の防
止、 ＣＭＯ８のラッチアップ防止に非常に効果がある
。
形の高濃度層でシールドし、これをソースと等電位にし
たものである。この構造を用いれば、ソース・基板間の
接合が順方向にバイアスされることがないので、寄生バ
イポーラトランジスタがターンオンすることはない。従
って、本構造は高耐圧ＭＯ８の寄生バイポーラ効果の防
止、 ＣＭＯ８のラッチアップ防止に非常に効果がある
。
シールプツト構造をオフセット形の高耐圧ＭＯＳトラン
ジスタに応用した例を第１図に示す。第１図において、
１１はＰ型の高比抵抗シリコン基板、１２はトランジス
タの動作に寄与しないソース側面を覆うためのＰ型拡散
層、１３はソース下面を覆うためのＰ型高濃度、１４．
１６はＮ型高濃度層で各々ソースとドレインとなる。ま
た１５はＮ型の低不純物濃度層よシなるオフセットダー
ト、１７は多結晶シリコンダート電極である。第１図の
様にソース１４はＭＯＳ ）ランジスタのチャネルに面
した側面を除いて全て高濃度Ｐ層でシールドされている
。また、シールド層はソースと同電位になっている。
ジスタに応用した例を第１図に示す。第１図において、
１１はＰ型の高比抵抗シリコン基板、１２はトランジス
タの動作に寄与しないソース側面を覆うためのＰ型拡散
層、１３はソース下面を覆うためのＰ型高濃度、１４．
１６はＮ型高濃度層で各々ソースとドレインとなる。ま
た１５はＮ型の低不純物濃度層よシなるオフセットダー
ト、１７は多結晶シリコンダート電極である。第１図の
様にソース１４はＭＯＳ ）ランジスタのチャネルに面
した側面を除いて全て高濃度Ｐ層でシールドされている
。また、シールド層はソースと同電位になっている。
第１図の高耐圧ＭＯ８）ランノスタを製造する方法を以
下に述べる。第２．第３図は従来の製造方法を説明する
ための図である。第２図に示すようにＰ型シリコン基板
１１にピロンの選択拡散によってＰ型拡散層１２を形成
し、基板１１の表面上に約９０００にの厚さに酸化膜（
８１０２） １８を設け、その上を窒化膜（５ｔ３Ｎ４
） １９で覆う。次にフォトエツチング技術を用いてソ
ース領域２０とドレイン領域２１との５ｔ３Ｎ４１９を
除去する。この状態でソース領域２０をフォトレジスト
で覆い、ドレイン領域２１の５ＩＯ２１８を除去し、リ
ン拡散することによって、ドレイン１６を形成する。そ
の後、ドレイン１６上に厚さ約７０００Ｘの５ｉ０２２
２を押し込み酸化とＣＶＤ法によシ設け、ドレイ／領域
２１をフォトレジストで覆い、ソース領域２０の８１０
２１８を除去する。次に、開口されたソース領域２０か
ら基板ｌｌ内にボロンのイオン注入（加速電圧１５０
ｋｅＶ 、ドーズ（ｉ５Ｘ１０ ｃｍ ）とヒ累のイオ
ン注入（加速電圧１００ ｋｅＶ 、ドーズ量５Ｘ１０
１５ｃｍ ２）とを行ない、シールド層１３とソース１
４とを形成する。その後、５ｉ３Ｎ４ｉ ９ ｒＳｉｎ
２１８を除去し、第３図に示すように、リンのイオン注
入（加速電圧１００ ｋｅＶ 、ドーズ量１．５ Ｘ
１０ｃｍ−２） ヲ行ってオフセットダート２３を形成
する。
下に述べる。第２．第３図は従来の製造方法を説明する
ための図である。第２図に示すようにＰ型シリコン基板
１１にピロンの選択拡散によってＰ型拡散層１２を形成
し、基板１１の表面上に約９０００にの厚さに酸化膜（
８１０２） １８を設け、その上を窒化膜（５ｔ３Ｎ４
） １９で覆う。次にフォトエツチング技術を用いてソ
ース領域２０とドレイン領域２１との５ｔ３Ｎ４１９を
除去する。この状態でソース領域２０をフォトレジスト
で覆い、ドレイン領域２１の５ＩＯ２１８を除去し、リ
ン拡散することによって、ドレイン１６を形成する。そ
の後、ドレイン１６上に厚さ約７０００Ｘの５ｉ０２２
２を押し込み酸化とＣＶＤ法によシ設け、ドレイ／領域
２１をフォトレジストで覆い、ソース領域２０の８１０
２１８を除去する。次に、開口されたソース領域２０か
ら基板ｌｌ内にボロンのイオン注入（加速電圧１５０
ｋｅＶ 、ドーズ（ｉ５Ｘ１０ ｃｍ ）とヒ累のイオ
ン注入（加速電圧１００ ｋｅＶ 、ドーズ量５Ｘ１０
１５ｃｍ ２）とを行ない、シールド層１３とソース１
４とを形成する。その後、５ｉ３Ｎ４ｉ ９ ｒＳｉｎ
２１８を除去し、第３図に示すように、リンのイオン注
入（加速電圧１００ ｋｅＶ 、ドーズ量１．５ Ｘ
１０ｃｍ−２） ヲ行ってオフセットダート２３を形成
する。
次に８１０２２４ ヲ厚さ１３００Ｘ設け、その上にＣ
ＶＤ（化学気相成長）法で約５０００１の厚さに多結晶
シリコンを堆積さぜ、す／をドーズして・ぞターニング
することによシダート電極１７を形成する。
ＶＤ（化学気相成長）法で約５０００１の厚さに多結晶
シリコンを堆積さぜ、す／をドーズして・ぞターニング
することによシダート電極１７を形成する。
次に８１０２２５をＣＶＤ法により設け、コンタクトホ
ールを形成した後、蒸着法で厚さ約１２μｍのアルミニ
ウムを設ける。最後にアルミニウムをパターニングし、
電極２６を形成することによってシールドソース構造を
応用したオフセット型の高耐圧ＭＯ８）ランノスタが得
られる。
ールを形成した後、蒸着法で厚さ約１２μｍのアルミニ
ウムを設ける。最後にアルミニウムをパターニングし、
電極２６を形成することによってシールドソース構造を
応用したオフセット型の高耐圧ＭＯ８）ランノスタが得
られる。
このように、イオン注入打込み法を用いればシールデッ
ドソース構造は自己整合的に形成できるので、微細化、
高密展化にも十分対応できる。
ドソース構造は自己整合的に形成できるので、微細化、
高密展化にも十分対応できる。
ところで、シールド層はソースよシ深く形成する必要が
あるため、ボロンの打込みは高エネルギーで行なう必要
がある。しかし、高エネルギーのイオン打込み装置は単
位時間内に打込めるドーズ量が小さいので、高エネルギ
ーでシールデッドソース構造を形成すると、生産性が悪
くなるという欠点がある。しかし、低エネルギーで形成
すると、不純物ピークが表面に近くなるため、その後の
熱処理工程によシ、ボロンが横方向に広が、９、ＭＯＳ
のチャネル層内に突き出し、トランジスタのスレッショ
ルド電圧が高くなる恐れがある。このような欠点を取シ
除くため、以下のようなプロセスが行なわれている。
あるため、ボロンの打込みは高エネルギーで行なう必要
がある。しかし、高エネルギーのイオン打込み装置は単
位時間内に打込めるドーズ量が小さいので、高エネルギ
ーでシールデッドソース構造を形成すると、生産性が悪
くなるという欠点がある。しかし、低エネルギーで形成
すると、不純物ピークが表面に近くなるため、その後の
熱処理工程によシ、ボロンが横方向に広が、９、ＭＯＳ
のチャネル層内に突き出し、トランジスタのスレッショ
ルド電圧が高くなる恐れがある。このような欠点を取シ
除くため、以下のようなプロセスが行なわれている。
以下、シールデッド構造を形成するプロセスだけを抜き
出して説明する。
出して説明する。
前述の第２図のプロセスに続いて、先ず、開口されたソ
ース領域２０から基板ｌｌ内にぎロンのイオン注入（条
件は前述と同様）を行ない、シールド層１３を形成する
。次に第４図に示すように、５ｓ５１’ｌ、ｓ １９を
マスクにして開口されたソース領域２０の５ｉｎ２１８
側面を約５０００１エツチングし、その後、５ｉ３Ｎ４
１９を除去し、ヒ素のイオン注入（栄件は前述と同様）
を行ないソース１４を形成する。
ース領域２０から基板ｌｌ内にぎロンのイオン注入（条
件は前述と同様）を行ない、シールド層１３を形成する
。次に第４図に示すように、５ｓ５１’ｌ、ｓ １９を
マスクにして開口されたソース領域２０の５ｉｎ２１８
側面を約５０００１エツチングし、その後、５ｉ３Ｎ４
１９を除去し、ヒ素のイオン注入（栄件は前述と同様）
を行ないソース１４を形成する。
このようにすればソース１４はシールド層１３よシ大き
くできるので、シールド層１３層がソース１４を越えて
チャネル領域に突き出さないようにすることができる。
くできるので、シールド層１３層がソース１４を越えて
チャネル領域に突き出さないようにすることができる。
従って、本ゾロセスを用いれば、比較的打込みエネルギ
ーの小さなイオン打込み装置を用いてもシールデッドソ
ース構造を自己整合的に形成できる。しかし、本プロセ
スにはシールド層を形成する際に窒化膜のひさしがある
状態できロンを打込むので、打込み領域の境界の制御に
問題があった。
ーの小さなイオン打込み装置を用いてもシールデッドソ
ース構造を自己整合的に形成できる。しかし、本プロセ
スにはシールド層を形成する際に窒化膜のひさしがある
状態できロンを打込むので、打込み領域の境界の制御に
問題があった。
また窒化膜のひさしがある状態で酸化膜のサイドエッチ
全行なうため、サイドエッチ量の制御が難しく、サイド
エッチを多口に行なう必要があった。
全行なうため、サイドエッチ量の制御が難しく、サイド
エッチを多口に行なう必要があった。
このため、微細化を更に進めて行く上での妨げになって
いた。
いた。
（本発明の目的）
本発明の目的は上述の様な欠点がないシールデッドソー
ス構造の製造方法に提供することにある。
ス構造の製造方法に提供することにある。
（発明の構成）
本発明は大きさの異る開口部を持った第１のマスクと第
２のマスクとを使って半導体基板内にイオン打込みを行
ない、それぞれの開口部の大きさに応じた半導体層を該
半導体基板内に形成する工程を少なくとも含む半導体装
置の製造方法において、前記第１のマスクの上から全面
にイオン打込みマスク用の被膜を堆積し、リアクティブ
イオンエッチ法によシ、該第１のマスク開口部の側面に
のみ被膜を残してマスク開口部を縮径し、該マスクを前
記第２のマスクとして用いること全特徴とする半導体装
置の製造方法である。
２のマスクとを使って半導体基板内にイオン打込みを行
ない、それぞれの開口部の大きさに応じた半導体層を該
半導体基板内に形成する工程を少なくとも含む半導体装
置の製造方法において、前記第１のマスクの上から全面
にイオン打込みマスク用の被膜を堆積し、リアクティブ
イオンエッチ法によシ、該第１のマスク開口部の側面に
のみ被膜を残してマスク開口部を縮径し、該マスクを前
記第２のマスクとして用いること全特徴とする半導体装
置の製造方法である。
（発明の原理）
本発明では、第１のマスクの上から全面にイオン打込み
マスク用の被膜を堆積し、リアクティブイオンエッチ法
によシ、第１のマスク開口部の側面にのみ被膜を残して
マスク開口部を縮径し、該マスクを第２のマスクとして
用いることによって、イオン打込みに対して大きさの異
なる開口部を自己整合的に形成するものである。
マスク用の被膜を堆積し、リアクティブイオンエッチ法
によシ、第１のマスク開口部の側面にのみ被膜を残して
マスク開口部を縮径し、該マスクを第２のマスクとして
用いることによって、イオン打込みに対して大きさの異
なる開口部を自己整合的に形成するものである。
（実施例）
本発明をオフセット型高耐圧ＭＯ８に応用した例をもと
に説明する。
に説明する。
シールデッドソース構造を形成するまでは第２図と同様
である。
である。
第５図において、５１はＰ型の比抵抗ρ＝２０−の基板
、５２はトランジスタ動作に寄与しないソース側面を覆
うためのＰ型高濃層、５３はＮ型高濃層（ドレイン）、
５４．５５は５ｉｎ２．５６はソース領域である。先ず
、開口されたソース領域５６から５１０２５４を第１の
マスクとして基板５１内にヒ素のイオン注入（加速電圧
１００ｋｓＶ、ドーズ量５×１０１５ｉ２）を行ないＮ
型の高濃度層（ソース）５７を形成する。次に第６図に
示すように減圧ＣＶＤ法によシ約５０００Ｘの多結晶シ
リコン、酸化膜、窒化膜、あるいはこれらの多層による
被膜５８を８１０２５４の全面に設け、リアクティブイ
オンエッチ法で５ｉｎ２５４の平坦部の被膜５８を除去
する。すると、ソース領域５６の開口されている８１０
２５４の側面の被膜５８はそのまま残った状態に形成さ
れ、ソース領域５６の開口径は被膜５８の厚さの分だけ
縮径された状態になる。この開口径が縮径された５ＩＯ
４５４を第２のマスクとして用い、ボロンのイオン注入
（加速電圧１５０ｋｅＶ ｒ ドーズ量５×１０１５ｃ
ｒｎ−２）を行ないシールド層５９を形成する。
、５２はトランジスタ動作に寄与しないソース側面を覆
うためのＰ型高濃層、５３はＮ型高濃層（ドレイン）、
５４．５５は５ｉｎ２．５６はソース領域である。先ず
、開口されたソース領域５６から５１０２５４を第１の
マスクとして基板５１内にヒ素のイオン注入（加速電圧
１００ｋｓＶ、ドーズ量５×１０１５ｉ２）を行ないＮ
型の高濃度層（ソース）５７を形成する。次に第６図に
示すように減圧ＣＶＤ法によシ約５０００Ｘの多結晶シ
リコン、酸化膜、窒化膜、あるいはこれらの多層による
被膜５８を８１０２５４の全面に設け、リアクティブイ
オンエッチ法で５ｉｎ２５４の平坦部の被膜５８を除去
する。すると、ソース領域５６の開口されている８１０
２５４の側面の被膜５８はそのまま残った状態に形成さ
れ、ソース領域５６の開口径は被膜５８の厚さの分だけ
縮径された状態になる。この開口径が縮径された５ＩＯ
４５４を第２のマスクとして用い、ボロンのイオン注入
（加速電圧１５０ｋｅＶ ｒ ドーズ量５×１０１５ｃ
ｒｎ−２）を行ないシールド層５９を形成する。
あるいは、第５図においてソース領域５６を開口した後
、第６図に示すようにソース領域５６の５ＩＯ２５４の
側面のみに被膜５８を形成し、ソース領域５６の開口径
を縮径し、この状態の５ｉｎ２５４を第２のマスクとし
て用いて先ずゾロンのイオン注入を行ない、シールド層
５９を形成する。その後、５ｉｎ２５４の側面の被膜５
８を除去してその開口径を拡径し、この状態の５ｉｎ２
５４を第１のマスクとしてヒ素のイオン注入を行ないソ
ース５７を形成する。
、第６図に示すようにソース領域５６の５ＩＯ２５４の
側面のみに被膜５８を形成し、ソース領域５６の開口径
を縮径し、この状態の５ｉｎ２５４を第２のマスクとし
て用いて先ずゾロンのイオン注入を行ない、シールド層
５９を形成する。その後、５ｉｎ２５４の側面の被膜５
８を除去してその開口径を拡径し、この状態の５ｉｎ２
５４を第１のマスクとしてヒ素のイオン注入を行ないソ
ース５７を形成する。
このようにして、シールデッドソース構造が形成される
。以下のプロセスは第３Ｍと同擾である。
。以下のプロセスは第３Ｍと同擾である。
（発明の効果）
このように本発明によれば従来に比べ大きさの異る二つ
の半導体領域をよシ精度良く自己整合的に形成できるの
で、従来に比べ、よシ微細化、高密度化が可能な寄生バ
イポーラ効果防止のシールデッドソース構造が実現でき
る。
の半導体領域をよシ精度良く自己整合的に形成できるの
で、従来に比べ、よシ微細化、高密度化が可能な寄生バ
イポーラ効果防止のシールデッドソース構造が実現でき
る。
従って、本発明を用いれば従来に比べよシ高集積密度な
二次破壊のない高耐圧ＭＯ８）ランジスタ、あるいはう
、チアツブのないＣＭＯ８ＩＣが実現できる効果を有す
るものである。
二次破壊のない高耐圧ＭＯ８）ランジスタ、あるいはう
、チアツブのないＣＭＯ８ＩＣが実現できる効果を有す
るものである。
、Ｊ １図〜第４図は従来の製造方法による半導体装置
の断面構造図、第５図〜第６図は本発明の製造方法によ
る半導体装置の断面構造図である。 図において、１１．５１はＰ型半導体基板、１２．５２
はＰ型拡散層、１３．５９はＰ型高濃度層（シールド層
）、１４．５７はＮ型高濃度層（ソース）、１５．２３
は低抵抗層、１６．５３はＮ型拡散層（ドレイン）、１
７はダート電極、１８．２２．２４，２５．５５は酸化
膜、５４は第１及び第２のマスクとして用いる酸化膜、
１９は窒化膜、２０．５６はソース領域、２１はドレイ
ン領域、２６はアルミニウム電極、５８は被膜をそれぞ
れ示す。 特許出願人 日本電気株式会社
の断面構造図、第５図〜第６図は本発明の製造方法によ
る半導体装置の断面構造図である。 図において、１１．５１はＰ型半導体基板、１２．５２
はＰ型拡散層、１３．５９はＰ型高濃度層（シールド層
）、１４．５７はＮ型高濃度層（ソース）、１５．２３
は低抵抗層、１６．５３はＮ型拡散層（ドレイン）、１
７はダート電極、１８．２２．２４，２５．５５は酸化
膜、５４は第１及び第２のマスクとして用いる酸化膜、
１９は窒化膜、２０．５６はソース領域、２１はドレイ
ン領域、２６はアルミニウム電極、５８は被膜をそれぞ
れ示す。 特許出願人 日本電気株式会社
Claims (1)
- （リ 大きさの異る開口部を持った第１のマスクと第２
のマスクとを使って半纏体基板内にイオン打込みを行な
い、それぞれの開口部の大きさに応じた半尋体層′ｊ＆
：該半導体基板内に形成する工程を少なくとも含む半導
体装置の製造方法において、前記第１のマスクの上から
全面にイオン打込みマスク用の被膜を堆積し、リアクテ
ィブイオンエッチ法により、該第１のマスク開口部の周
縁にのみ該被膜を残してマスク開口部を縮径し、該マス
クを前記第２のマスクとして用いることを特徴とする前
記半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8968084A JPS60233857A (ja) | 1984-05-04 | 1984-05-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8968084A JPS60233857A (ja) | 1984-05-04 | 1984-05-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60233857A true JPS60233857A (ja) | 1985-11-20 |
Family
ID=13977470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8968084A Pending JPS60233857A (ja) | 1984-05-04 | 1984-05-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233857A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420055A (en) * | 1992-01-22 | 1995-05-30 | Kopin Corporation | Reduction of parasitic effects in floating body MOSFETs |
| EP0717448A1 (en) * | 1994-12-16 | 1996-06-19 | Sun Microsystems, Inc. | Asymmetric low power MOS devices |
-
1984
- 1984-05-04 JP JP8968084A patent/JPS60233857A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420055A (en) * | 1992-01-22 | 1995-05-30 | Kopin Corporation | Reduction of parasitic effects in floating body MOSFETs |
| US5578865A (en) * | 1992-01-22 | 1996-11-26 | Kopin Corporation | Reduction of parasitic effects in floating body mosfets |
| EP0717448A1 (en) * | 1994-12-16 | 1996-06-19 | Sun Microsystems, Inc. | Asymmetric low power MOS devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2605008B2 (ja) | 半導体装置の製造方法 | |
| KR100205320B1 (ko) | 모스펫 및 그 제조방법 | |
| JPS6336147B2 (ja) | ||
| JPH08264562A (ja) | 半導体装置，及びその製造方法 | |
| KR950010287B1 (ko) | 베이스 재결합 전류가 낮은 바이폴라 트랜지스터를 갖는 바이폴라 상보형 금속 산화물 반도체 제조 방법 | |
| US5153146A (en) | Maufacturing method of semiconductor devices | |
| US4514893A (en) | Fabrication of FETs | |
| US6008100A (en) | Metal-oxide semiconductor field effect transistor device fabrication process | |
| US6525380B2 (en) | CMOS with a fixed charge in the gate dielectric | |
| CN109119473B (zh) | 一种晶体管及其制作方法 | |
| KR900000819B1 (ko) | 반도체장치 제조방법 | |
| JPS60233857A (ja) | 半導体装置の製造方法 | |
| JPS60113472A (ja) | 半導体装置の製造方法 | |
| JPH0519979B2 (ja) | ||
| GB2074374A (en) | Method of making field effect transistors | |
| JPS6158987B2 (ja) | ||
| JPH06244429A (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| JPS6074663A (ja) | 相補型半導体装置の製造方法 | |
| KR100334968B1 (ko) | 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법 | |
| US6936517B2 (en) | Method for fabricating transistor of semiconductor device | |
| KR100258000B1 (ko) | 모스 트랜지스터 제조방법 | |
| JPH05211328A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPS6057971A (ja) | 半導体装置の製造方法 | |
| JPH0321100B2 (ja) |