JPS60229145A - 予備ユニツト自動切替装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する分野） 本発明はＮ個のユニットの中からＫ（２≦にくＮ）個を
選定するＫ　ｏｕｔ　ｏｆ　Ｎ冗長構成において、テス
ト機能を内蔵することにより、自動的に正常なユニット
の組合せに切替える予備ユニット自動切替装置に関する
ものである。

（従来の技術） 製造欠陥あるいは障害による装置の不良を救済するため
に、従来より同一構成で同一機能を持つユニットを必要
数以上設け、不良なユニッ１−を予備の正常なユニット
に切り替える冗長構成がとられている。

この様な装置のテストの方法としては、ユニットの組合
せを決めてテストパタンを入力し、その出力信号と正常
な動作のときの出力信号である期待値とを比較し、その
一致、不一致を検出する方法がある。この検出の結果か
ら、一致した場合はその機能ユニットの組合せは正常な
構成であると判定してその組合せを保持することにし、
不一致となる場合はユニットを別の組合せに切り替えて
同じ比較を繰り返す。全てのユニットの組合せについて
不一致となれば、その装置では正常な機能を実現できな
いと判定する。このテスト機能を実現するためには、本
来の機能を果すのに必要な部分以外にテスト用の付加ハ
ードウェアを必要とする。一般に高い信頼性を維持する
ためには総ハードウェア量が少ないことが望まれ、特に
集積回路においては高い歩留まり値を得るために、所定
の機能を実現するのに必要不可欠な部分以外は極力削減
されることが望まれている。従って、従来はテストに必
要なハードウェアはその大部分を外部に設けて別構成と
するのが現実的な方法であった。

第１図は従来の冗長構成を有する被テスト部の概念図を
示し、１は冗長構成をとる被テスト部、２は被テスト部
の入力端子、３は被テスト部の出力端子、４はユニット
の組合せの切り替えを制御するための切替制御信号であ
る。

このような被テスト部におけるテスト時と、通常時の動
作は以下のようになされる。

〈テスト時〉 はじめに、切替制御信号４を適当な値に設定し、被テス
ト部の入力端子２にテストパタンを入力し、出力端子３
に現われた結果が期待値通りであれば正常な構成である
と判定し、その時の切替制御信号４の値を保持しテスト
を完了する。

また１期待値と異なれば異常と判定し、ユニットを別の
組合せにする切替制御信号に切り替えて同様のテストを
繰り返す。ユニットの全ての組合せについて不一致とな
れば、正常な構成を持たない装置であることを示してテ
ストを完了する。

〈通常時〉 テスト時で正常な構成であると判定された切替制御信号
の値を用いて所定の機能を実現する。

この様な装置の構成では、内蔵する冗長なハードウェア
量は予備のユニットとユニットとの組合せを切り替える
切替回路部のハードウェア量の和だけであり、比較的少
なくて済む。しかし、この装置単独では正常な構成をめ
るためのテストは出来ず、テスト機能を必要とする予備
ユニットの自動切替は実現出来ない。

第２図は従来の予備ユニット自動切替装置の構成を示す
もので、第１図の構成にテスト用のハードウェアを組み
込み、予備ユニットの自動切替を実現したものである。

５は入力選択回路で、被テスト部１に対しテスト時と通
常時とで異なる入力信号を供給する回路、６は上記入力
選択回路５を構成する二者択一選択回路、７は外部から
の第１の信号であり被テスト部１への通常時の入力信号
、８はテスト時に被テスト部１に与えるテストパタンを
生成するためのテストバタン発生回路、９はその出力信
号であるテストパタン、ｌＯはテストパタン９に対応し
た被テスト部１の期待値を生成する期待値生成回路、１
１はその出力信号である期待値、１２は期待値１１と被
テスト部１の出力端子３の出力信号とを比較し一致して
いるか否かを判定する比較回路、１３は比較結果を示す
比較回路出力信号、１４は全体の機能を制御するための
制御回路、１５は外部からの第２の信号である外部制御
信号、１６は各機能ブロックを制御するための状態制御
信号、１７はテスト結果表示信号であり、前記制御回路
１４は比較回路出力信号１３と外部制御信号１５を入力
し、状態制御信号１６、切替制御信号４及びテストの結
果から装置の正常性を示すナスト結果表示信号１７を出
力する。

以下、この装置の動作をテスト時、通常時の順に説明す
る。

〈テスト時〉 外部制御信号にテスト実行のトリガを与えることにより
、制御回路１４が駆動され、その出力である状態制御信
号１６によって、各制御ブロック、入出力選択回路５、
テストバタン発生回路８、期待値生成回路１０及び比較
回路１２はテスト状態となる。

テスト状態ではデストバタン発生回路８は所望のテスト
パタンを生成し、入力選択回路５はテストバタン発生回
路８の出力であるテストパタン９を選択して被テスト部
１の入力端子２に与える。期待値生成回路ＩＯは状態制
御信号１６により動作を始め、デストパタン９に対応す
る被テスト部１の正しい期待値１１を用意し、その期待
値１１を比較回路１２に入力する。この結果、被テスト
部１の出力信号３と期待値１１とを比較回路１２により
比較し被テスト部１の正常性を判定する。以下、テスト
の進行は制御回路１４により自動的に行なわれることが
異なるだけで、第１図の場合と同様に行なわれる。

〈通常時〉 制御回路１４によりテスト状態の終了を検出すると、制
御回路１４は通常時の状態制御信号１６を出力し、各機
能ブロック、入力選択回路５、テストバタン発生回路８
、期待値生成回路１０及び比較回路１２は通常状態とな
る。通常状態では、入力選択回路５は外部の通常時の入
力信号７を選択し、被テスト部１へ出力する。この場合
の被テスト部１の切替制御信号４はテスト時に正常と判
定したユニットの組合せを示す値である。また、テスト
の結果正常性が検出されなかった場合、「装置が不良」
であることをテスト結果表示信号１７により表示する。

なお、通常時にはテストバタン発生回路８、期待値生成
回路１０及び比較回路１２の機能ブロックは不要であり
、状態制御信号１６により不活性化することも可能であ
る。

この様に、従来の予備ユニット自動切替装置には、故障
や欠陥の検出に有効なテストパタンとこれに対応した期
待値を予め用意する必要がある。

これに要する工数は装置の規模の２〜３乗に比例すると
言われている。又、装置内にテスト機能を内蔵するため
に、テストパタンと期待値を格納するための大きなメモ
リや制御用ハードウェアを必要とすることになり、ハー
ドウェアの負担が増大する。このためテストバタンの作
成に当っては、被テスト部の論理構造に関係なくランダ
ムバタンを発生することによりテスト工数を削減するこ
とが考えられる。又、出力応答については、被テスト部
の出力信号と期待値とを共に圧縮して比較することにし
、期待値のデータ量を削減することが考えられる。しか
し、これらの場合でも故障検出率を上げるにはテストバ
タン数を多くしなければならず、圧縮によりテスト結果
に誤りが生じることなど、依然として期待値を必要とす
ることから生じる欠点を有していた。

（発明の目的） 本発明はこれらの欠点を除去するため、繰り返し性のあ
る論理構造に着目し、装置を構成する同一構成の複数の
ユニットに同一のテストパタンを与え、その応答が一致
するかどうかを検出することにより選択されているユニ
ットの組合せの正常性を判定すること髪特徴とし、その
目的は少ないハードウェア量で予備ユニッｉ−の自動切
替装置を実現することにある。

（発明の構成および作用） 第３図は本発明の一実施例の構成を示すブロック図で、
１は同一構成のＮ個のユニットから構成される被テスト
部、２及び３は被テスト部１の入力端子及び出力端子、
４は被テスト部１内にあるＮ個のユニットの中からＫ（
２≦ＫＩＮ）個を選択して機能させるための切替制御信
号、５は被テスト部１に対しテスト時と通常時とで異な
る入力信号を供給するための入力選択回路であり、Ｋｇ
の二者択一選択回路６から構成される。７は被テスｌ一
部１へ外部から与えられる通常時の入力信号、８はテス
ト時に被テスト部１に与えるテストパタンを生成するテ
ストバタン発生回路、９はその出力信号であるテストパ
タン、１８は被テスト部ｌのに組の出力端子３の出力信
号が全て一致するかどうかを検出するための一致検出回
路、１９はその出力信号である。なお、制御回路１４は
全ての機能ブロックを制御する回路であり、外部制御信
号１５と一致検出回路の出力信号１９を入力とし、各機
能ブロックを制御するための状態制御信号托と被テスト
部の切替制御信号４とテスト結果表示信号１７を出力す
る。

テスト動作は外部制御信号１５により制御回路１４が駆
動されることにより始まる。制御回路１４が駆動される
とその出力である状態制御信号１６により機能ブロック
である入力選択回路５、テストバタン発生回路８、一致
検出回路１８がテスト状態になる。テスト状態ではテス
トバタン発生回路８は所望のテストパタンを生成し、入
力選択回路５はテストパタン９を選択し、切替制御信号
４により所定の機能を実現するようにＮ個のユニットか
ら選択されたに個のユニットには同じテストパタン９が
入力されることになる。

選択されたに個のユニットに故障や欠陥がない場合。

これらのユニットの出力信号は全てのテストパタン９に
対して互いに一致する。このためユニットの組合せの正
常性は一致検出回路１８によって判定され、その判定結
果である一致検出回路の出力信号１９は制御回路１４に
与えられる。制御回路１４は以下の２項目のテスト完了
条件が満たされるまで被テスト部１の切替制御信号４を
変更しテストを繰り返す。

■　すべてのＫ　ｏｕｔ　ｏｆ　Ｎの組合せについてテ
ストを終了したとき。

■　正常な組合せが構成できたとき。

なお、全てのＫ　ｏｕｔ　ｏｆ　Ｎの組合せについて、
テストを終了しても正常な組合せを構成できない場合、
そのことをテスト結果表示信号１７に表示してテストを
完了する。

テストが完了すると、制御回路１４は通常状態に制御を
移す。具体的には状態制御信号１６により入力選択回路
５を通常状態とし、Ｋ組のユニットに対応した外部から
の通常時の入力信号７を被テスト部１の入力端子２に入
力する。なお、この場合、被テスト部１に対する切替制
御信号４の値は、テスト時において正常な構成と判定さ
れたユニットの組合せを示す値である。

第４図は第３図における一致検出回路１８の原理を示す
実施例である。ユニットの出力端子をＬ本としたとき、
Ｋ個のユニットに対する一致検出回路は、Ｋ入力ＡＮＤ
ゲート２１、Ｋ入力ＮＯＲゲート２２及び２人力ＯＲゲ
ート２３から成るＬ個の一致回路２０と、各−数回路２
０の出力信号の論理積をとるＬ入力ＡＮＤゲート２４か
ら成る。Ｋ入力ＡＮＤゲート２１はａｌｌ゛１”を、Ｋ
入力ＮＯＲゲート２２はａｌｌ　”Ｏ”を検出したとき
に限り出力が°゛１”となるゲートである。この結果被
テスト部１のＬ本からなるに組の出力端子３の信号が一
致するとき、Ｌ入力ＡＮＤゲート２４の出力信号（一致
検出回路の出力信号）１９は１″″を示し、一致しない
とき出力信号１９は′０″を示すことにより一致してい
るかどうか検出できる。なお、これらの論理値の割り当
ては設計者の選択により決るものであって、論理値の′
°０”、パ１”の選択そのものに意味のあることでない
ことは言うまでもない。

この様に、第３図の実施例によれば、デストパタン９に
対応する期待値を必要としないばかりか、一致検出回路
は第４図に示す様に比較的簡単な構成で実現できる。

第５図は第３図の構成をさらに詳細に示した本発明の一
実施例の構成を示すブロック図であって、同一構成のユ
ニットＫ個がら（Ｎ−１）個を選択する、予備ユニット
数が１個で入力信号が各ユニットに並列に入力される場
合の一般的な構成について、被テスト部１の内部や制御
回路１４の内部構成を示してものである。第５図におい
て、記号１〜１９の意味及び動作は第３図と全く同じで
ある。

被テスト部１は、Ｎ個のユニット２５、（Ｎ−２）個の
入力切替回路２６及び（Ｎ−１）個の出力切替回路２７
から構成される。Ｎ個のユニットのうち（Ｎ−１）個の
ユニットが正常に動作すれば被テスト部ｌは所定の機能
を実現できる。２８は入力切替回路の出方信号線、２９
はユニットの出力信号線である。３ｏは被テスト部１の
切替制御信号４を保持するための切替フラグ部、３１は
切替フラグ部３０を除いた残りの制御回路部である。切
替フラグ部３ｏは、Ｎ個の機能ユニットに対しくＮ−１
）個のフラグ（Ｆ（１）。

Ｆ（２）、・・・・・Ｆ　（Ｎ−１））からなる。切替
フラグ部３ｏの値は、第１〜第（トｌ）の切替フラグ（
Ｍ＝１．２．・・・・・、Ｎ）を甲の状態に、第Ｍから
第（Ｎ−１）の切替フラグを乙の状態に設定したとき、
第Ｍのユニットを切り離すことができる。テスト時には
、前記Ｍの値を順次変えていくことにより切替フラグ部
の状態の設定を変え、正常な動作をする（Ｎ−１）個の
ユニットの組合せを調べていく。入力切替回路２６は互
いに隣接する入力信号を入力選択回路５の出力信号より
受け、切替フラグ部３０で決る被テスト部１の切替制御
信号４に従って入力信号を選択し、ユニット２５に出力
する。第Ｎ　（ｉ＝１．２．・・・・・・、Ｎ＝２）の
入力切替回路２６は、第Ｎ及び隣接する第（ｉ＋１）の
ユニットＵ　（ｉ）　、　Ｕ　（ｉ＋１）に本来入力さ
れる第Ｎ及び第（ｉ＋ｌ）の入力信号を被テスト部ｌの
入力端子２より入力し、第１の切替フラグＦ　（ｉ）の
状態に従って前記入力信号を選択し、入力切替回路の出
力信号線２８を介して第（ｉ＋１）のユニットＵ（ｉ＋
１）に出力する。

し、乙の状態のときは第Ｎの入力信号を出力する。

第２から第（Ｎ−１）のユニットＵ（２）〜Ｕ　（Ｎ−
１）はそれぞれ第１〜第（Ｎ−２）の入力切替回路２６
からの出力信号を受け取る。第１のユニットＵ（１）は
、第１の入力信号を被テスト部の入力端子２から受け、
第ＮのユニットＵ（Ｎ）は隣接する第（Ｎ−１）のユニ
ッ１〜Ｕ（Ｎ−１’）に本来入力される第（Ｎ−１）の
入力信号を被テスト部の入力端子２から受け取る。

出力切替回路２７はユニット２５の処理結果である出力
信号線２９からの出力信号を互いに隣接する２個のユニ
ットから受け取り、切替フラグ部３０の状態から決る被
テスト部の切替制御信号４に従って出力信号線２９から
の信号を選択し、被テスト部の出力端子３に出力する。

この場合、第ｈ　（ｈ＝１．２゜・・・・、Ｎ−１）の
出力切替回路２７は第り及び第（ｈ＋１）のユニット２
５の出力信号線２９の出力信号を受け取り、第りの切替
フラグＦ　（ｈ）の状態に応じて出力信号ｌｌＡ２９の
信号を選択する。第りの切替フラグＦ　（ｈ）が甲の状
態のとき、第りの出力切替回路は第りのユニットＵ　（
ｈ）の出力信号線２９の出力信号を出力し、乙の状態の
とき、第（ｈ＋１）のユニッ１〜Ｕ　（ｈ＋１）の出力
信号線２９の出力信号を出力する。

次に動作について説明する。テスト時には外部制御信号
１５に制御回路１４が駆動され、制御回路１４の出力で
ある状態制御信号１６により各機能ブロックがテスト状
態となる。テスト状態ではテストバタン発生回路８は所
望のテストパタン９を生成し、入力選択回路５を通して
被テスト部１の入力端子２に入力される。このため、入
力端子２にはすべて同じテストパタンか入力されること
になる。被テスト部１内では切替制御信号４により入力
切替回路２６と出力切替回路２７を制御し、Ｎ個のユニ
ットの中からに個を選択してテスト対象とする。この結
果、選択されたに個のユニットに対応する出力端子３の
信号は正常であれば「一致」シ、異常があれば「不一致
」となる。全てのテストパタンについて一致検出回路１
８が「一致」を検出すると、その出力信号１９を制御回
路１４に送り、制御回路１４はこの場合のユニットの組
合せが正常であることをテスト結果表示信号１７を通し
て明示し、その組合せを保持する。又、−数構出回路１
８が「不一致」を検出した場合は、その出力信号１９に
より切替フラグ部３０は定められたシフト動作を行ない
、新たな切替制御信号４を生成し、その結果として新た
なユニットの組合せ詮指定してテストを繰り返す。

Ｎ個のユニッ１−から（Ｎ−１）個を選ぶ全ての組合せ
についてのテストの結果「不一致」を検出した場合は、
正常な構成を実現できないことをテスト結果表示信号１
７により表示する。通常時の動作は第３図の場合と同じ
である。

第６図は本発明の他の実施例を示すもので、隣接するユ
ニッ１〜相互を接続して論理を構成するＫｏｕｔ　ｏｆ
　Ｎ冗長構成である。被テスト部１は、ユニット２５と
、二者択一選択回路６と、直列接続用切替回路３２とか
らなり、３３は直列接続用切替回路の制御用切替フラグ
部、３４は直列接続用切替回路の制御回路であり、その
他の記号３〜２５の意味と動作は第５図と同じである。

第ρ（Ｑ　＝２．３．・・・、Ｎ）の直列接続用切替回
路は第２番目のユニットの出力信号と第（ｕ−１）の直
列接続用の切替回路の出力信号のいずれか一方を選択し
、第１の直列接続用切替回路は第１番目のユニットの出
力信号と第１番目の二者択一選択回路の出力信号のいず
れか一方を選択する。第ｍ（ｍ＝１゜２、・・・・・、
Ｎ）番目のユニットが異常の場合、第ｍの直列接続用切
替回路は第ｍ番目のユニットの出力信号でない側の信号
を選択することで第ｍ番目のユニットをバイパスできる
。テスト状態では第Ｑ（ｆｌ＝２．３．・・・・・・、
Ｎ）の二者択一選択回路Ｃ（Ｑ）はテストパタンを選択
し第２番目のユニットに入力し、通常状態では第（Ｑ−
１）の直列接続用切替回路３２の出力信号を選択する。

第１と第（Ｎ＋１）の二者択一選択回路Ｃ（１）、　Ｃ
（Ｎ＋１）で、テスト状態では第１の二者択一選択回路
Ｃ（１）はテスＩ・バタンを、第（Ｎ＋１）の二者択一
選択回路Ｃ（Ｎ＋１）は第Ｎの直列接続用切替回路３２
の出力信号を選択し、通常状態ではＣ（１）、　Ｃ（Ｎ
＋１）ともに通常時の入力信号７を選択し、Ｃ（１）は
第１番目のユニット２５に、Ｃ（Ｎ＋１）は第１の直列
接続用切替回路３２に入力を与える。

３３は直列接続用切替回路３２のための切替制御信号４
を蓄える切替フラグ部（Ｇ（１）、Ｇ（２）、・・・・
・・、Ｇ（Ｎ））であり、３４は切替フラグ部を除いた
残りの制御回路部である。切替フラグＧ　（ｍ）　（ｍ
・１，２．・・・・・・、Ｎ）が第１の状態のとき、第
ｍの直列接続用切替回路Ｃ（Ｉｌｌ）は第ｍ番目のユニ
ットの出力信号を選択し、第２の状態のとき、反対側の
信号を選択することで第ｍ番目のユニットをバイパスす
る。このため、Ｎ個の切替フラグのうちに個を第１の状
態に、残りを第２の状態にすれば、Ｋ　ｏｕｔ　ｏｆ　
Ｎ冗長構成の接続ができる。この時、−数構出回路１８
はすべての直列接続用切替回路３２の出力信号の一致を
検出するが、（Ｎ−Ｋ）個のユニットについてバイパス
されるので、実質は選ばれたに個のユニットの出力信号
についての一致を検出することと等価である。

なお、切替フラグ部３３はシフトレジスタ構成となって
おり、制御回路３４により制御される。テスト時におい
て、全テストパタンについて一致検出回路１８の出力信
号１９が「一致」を検出する場合、このときの切替フラ
グ部３３が示す値のまま通常状態に制御を移し、テスト
結果表示信号１７は正常な組合せの構成ができることを
表示し、一致検出回路１８の出力信号１９が「不一致」
を検出する場合、その時点で自動的に切替フラグ部３３
は定められたシフト動作を行なって新たな切替制御信号
４を生成し、その結果として新たなユニットの組合せを
指定してテストを繰り返す。全ての組合せについてのテ
ストで「不一致」が検出された場合、通常状態に制御を
移し、テスト結果表示信号１７は正常な組合せの構成が
出来ないことを表示する。

第７図は第５図と第６図の実施例を組み合わせた最も一
般的な４　ｏｕｔ　ｏｆ　５冗長構成の本発明の実施例
であり、図中、３５は並列用テストバタン発生回路、３
６は直列用テストバタン発生回路、３７は制御信号生成
デコーダ、３８は並列用−数構出回路、３９は直列用−
数構出回路、４０は２人力ＡＮ＋）ゲー１へを示し、そ
の他の記号は第３図〜第６図に示したものと同じである
。

各ユニットは外部から並列にデータを得る並列の入力信
号と、ユニット相互に接続してデータを得る直列の入力
信号の２　ＮＩ類の入力信号を持つ。

被テスト部１はユニットｚ５と、二者択一選択回路６と
入力切替回路２６と、出力切替回路２７と、直列接続用
切替回路３２とから成る。テストバタン発生回路８は、
並列入力用のテストバタンを供給する並列用テストバタ
ン発生回路３５と、直列信号用のテストパタンを供給す
る直列用テストバタン発生回路３６からなる。又、−数
構出回路１８も出力切替回路の出力信号の一致を検出す
る並列用−数構出回路３８と、直列接続用切替回路の出
力信号の一致を検出する直列用−数構出回路３９から構
成され、その内部構成は第４図と同じである。従って並
列用−数構出回路３８、直列用−数構出回路３９の出力
の論理積を２人力ＡＮＤゲート４０により全てが一致す
る場合は１″、一致しない場合はパ０′″を示し、第３
〜第６図に示した一致検出回路と同じ動作をする。制御
回路１４は、入力切替回路と出力切替回路に切替制御信
号を供給する切替フラグ部３０と、それと対の制御回路
部３１及び切替フラグ部３０から直列接続用切替回路３
２の切替制御信号を生成するための制御信号生成デコー
ダ３７から構成される。デデコーダ３７は第６図の実施
例における切替フラグ部３３と同一の切替制御信号を出
力する。なお、動作については、第５図、第６図と全く
同じ様にして行われる。

第８図は本発明において、デスト時間を短縮しテストの
効率化を図るためのテス１へバタン発生回路の構成の一
例を示すもので、８はテストバタン発生回路、９はテス
トバタン発生回路の出力信号であるテス（〜バタン、１
６はテストバタン発生回路を制御するための制御信号、
４１はテストバタン発生用機能ブロックで、ｐＧ（１）
、ＰＧ（２）の２個あり。

ＲＡＭやＲＯＭ及びそれらを駆動するためのアドレスデ
コーダ等を備えた構成や、カウンタや線形フィードバッ
クレジスタを用いた構成が考えられる。４２はデストバ
タン発生用機能ブロック４１の出力信号、４３は状態制
御信号１６によりデストバタン発生用機能ブロック４１
のｐＧ（］）、ｐＧ（２）からの出力信号のどちらか一
方を選択して出力するための選択回路である。この様な
構成とすることによって、ＰＧ（１）に少数のしかし欠
陥検出率の高いテストパタンを割り付け、ＰＧ（２）に
それ以外の多数のテストパタンを割り付けて、最初はＰ
Ｇ（１）のテストパタンでＮ個のユニットの中からに個
を選ぶ全組合せについて粗くテストし、正常と判定され
た組合せについてのみＰＧ（２）のテストパタンで細か
くテストを行なうことにすればテストの高速化が期待で
きる。

また、ＰＧ（１）のテストで正常と判定されたユニット
の組合せを検出できたきとには、すぐにその組合せにつ
いてＰＧ（２）のテストを行ない、ＰＧ（２）でも正常
と判定されれば、その組合せが正常であると判定し、テ
ストを完了し、ＰＧ（２）のテストで異常となればまた
別のユニットのに個の組合せについてＰＧ（１）のテス
トから始めるということもできる。

第９図は本発明におけるテストバタン発生回路の構成の
他の例を示し、テストバタン発生用の機能ブロックがｐ
（ｐ≧３）個あることが異なるだけで、目的、構成は第
８図の例と同じであり、テストパタンも欠陥検出率の高
いテストパタンを発生する機能ブロックから順次テスト
に供する。

第１０図は本発明におけるテストバタン発生回路の構成
の別の例を示し、４４はテストバタン連続発牛用の機能
ブロックであり、所望のテストバタンを連続的に発生す
る構成となっている。４５はテストバタン連続発生用機
能ブロック４４の出力信号、４６は出力信号４５に対し
必要に応じて演算を行なうことで変化させるための修飾
回路、４７はテストバタン連続発生用機能ブロック４４
及び修飾回路４６を制御するためのテストバタン制御回
路、４８はその出力信号でありその他の記号は第８図及
び第９図と同じである。テストバタン制御回路４７はテ
ストバタン連続発生用機能ブロック４４の一連のテスト
パタンのうち、Ｐ番〜Ｑ番（Ｐ＜Ｑ；Ｐ、Ｑは任意の正
の整数）のテストバタン群を任意組取り出して繰り返し
出力できる機能を有している。この結果、第８図と第９
図の各機能ブロックが出力するテストバタン群と全く同
様に機能させることができ、テストの高速化にも寄与す
る。

（効　果） 以上説明したように、本発明は、ユニット、の切替に必
要な各ユニットの組合せのテストは比較基準となる期待
値を必要としないことと、被テスト部自身の出力信号の
比較照合を簡単な構成の一致検出回路で行なえることか
ら以下の利点がある。

第１の利点は、従来は期待値を削減するためにテストパ
タンを選定することが必要であったが、本発明は期待値
を必要としないのでこのテストパタンの選定と対応する
期待値の作成が不要となり、テスト工数の大幅な削減が
可能となり、第２の利点は、期待値生成用のＲＡＭ、Ｒ
ＯＭ及びそれに関連した周辺回路が不要となるのでハー
ドウェア量を削減でき、装置全体の歩留まりの向上、高
信頼化が図れることであり、第３の利点は、テスト機能
を作り込んだ自己テスト機能により予備ユニットの自動
切替が容易に行なえることから、使用者は冗長構成を意
識しなくても済むことである。また、本発明は電子装置
一般に適用でき、集積回路の歩留まり向上のための冗長
構成及び運用時に欠陥が発生した場合のフォルトトレラ
ント構成等に利用できることは言うまでもない。

【図面の簡単な説明】

第１図は従来の冗長構成を有する被テスト部の概念図、
第２図は従来の予備ユニット自動切替装置の構成を示す
図、第３図は本発明の一実施例の構成を示すブロック図
、第４図は第３図における一致検出回路の原理を示す一
実施例、第５図は第３図の構成をさらに詳細に示した本
発明の一実施例の構成を示すブロック図、第６図は本発
明の他の実施例を示す図、第７図は第５図と第６図の実
施例を組み合わせた最も一般的な４　ｏｕｔ　ｏｆ　５
冗長構成の本発明の実施例を示す図、第８図は本発明に
おけるテストバタン発生回路の構成の一例を示す図、第
９図及び第１θ図は本発明におけるテストバタン発生回
路、の構成の他の例を示す図である。 １・・・被テスト部、　２・・　被テスト部の入力端子
、　３　・・　被テスト部の出力端子、　４　・・・切
替制御信号、　５　・・・入力選択回路、　６−・・二
者択一選択回路、　７・・・通常時の入力信号、８　・
・・テストバタン発生回路、　９　・・・テストパタン
、１０・・・期待値生成回路、１１・・・期待値、１２
・・・比較回路、１３・・　比較回路出力信号、１４・
・・制御回路、１５・・・外部制御信号、１６・・・状
態制御信号、１７・・・テスト結果表示信号、１８・・
・−数枚出回路、１９　・・−数枚出回路の出力信号、
２０・・・一致回路、２１・・・Ｋ入力ＡＮＤ回路、　
２２・・・　Ｋ入力ＮＯＲ回路、２３・・・２人力ＯＲ
回路、２４・・・Ｌ個の一致回路、２５・・・ユニット
、２６・・・入力切替回路、２７・・・出力切替回路、
２８・・・入力切替回路の出力信号線、２９・・・ユニ
ットの出力信号線、３０・・・切替フラグ、３１．３４
　・・制御回路部、３２・・・直列接続用切替回路、３
３・・・直列接続用切替回路の制御用切替フラグ部、３
５・・・並列用テストバタン発生回路、３６・・・直列
用テストバタン回路、３７・・・制御信号生成デコーダ
、３８・・・並列用−数枚出回路、３９・・・直列用−
数枚出回路、４０・・・　２人力ＡＮＤゲート、４１・
・テストバタン生成用機能ブロック、４２・　出力信号
、４３・・　テストバタン選択回路、４４　・デストバ
タン連続発生用機能ブロック、４５　・・出力信号、４
６・・・修飾回路、４７　・・テス１へバタン制御回路
、４８・・・テストバタン制御回路の出力信号。 特許出願人　日本電信電話公社 第１図 第２図 第３図 に 第８図　７，８ 第１０図

Claims (3)

【特許請求の範囲】
1. （１）　同一構成のユニットＫ個からＫ（２≦にくＮ）
   個を選択し、所定の機能を実現する装置において、各ユ
   ニットへの入力信号及び各ユニットからの出力信号を切
   替制御信号により選択する切替手段を備えたＮ個のユニ
   ットからなる被テスト部と、被テスト部へ入力信号を供
   給する入力選択手段と、テストパタンを発生するテスト
   バタン発生手段と、被テスト部のに組の出力信号がすべ
   て一致することを検出する一致検出手段と、切替制御信
   号及び第１の状態、第２の状態を示す制御信号及び装置
   内全体を制御する制御信号を発生する制御手段とを設け
   、入力選択手段には、外部からの第１の信号と、テスト
   バタン発生手段の出力とを入力し、制御手段の制御信号
   により決る第１の状態では前記第１の信号を選択して選
   択されたに個のユニットに入力し、選択されたに個のユ
   ニットの出力を出力として所定の機能を実行するように
   し、制御手段の制御信号により決る第２の状態では前記
   テストパタンを選択し、選択されたに個のすべてのユニ
   ットにそのテストパタンを共通に入力し、制御手段は、
   一致検出手段の出力と外部からの第２の信号を入力し、
   テストバタン発生手段と入力選択手段への制御信号、切
   替制御信号及びテスト結果表示信号を出力するようにし
   、一致検出手段により被テスト部のに組の出力信号の一
   致が検出された場合は、第１の状態に切り替えてテスト
   結果表示信号により所定の機能が実現できることを明示
   し、不一致が検出された場合は、Ｋ個のユニツ１〜を選
   択する組合せを変えて以上の動作を繰り返し、前記切替
   手段で切替可能なＮ個のユニットの中からに個のユニッ
   トを選ぶすべての組合せについて、以上の動作を実行し
   、−組も一致する組合せがなければ、所定の機能が実現
   できないことをテスト結果表示信号に明示することを特
   徴とする予備ユニット自動切替装置。
2. （２）被テスト部として、同一構成のユニットＮ個から
   （Ｎ−１）個のユニットを選択して所定の機能を実現す
   る場合に、第２〜第（Ｎ−１）のユニットの入力側に２
   組の入力信号のどちらかを選択する入力切替手段を設け
   、第１のユニットに対応する入力信号は第１のユニット
   と第２のユニットに接続される入力切替手段とに入力し
   、第Ｊ　（Ｊ＝２．３゜・・・・・、Ｎ−２）のユニッ
   トに対応する入力信号は第Ｊ及び第（Ｊｕｌ）のユニッ
   トに接続される入力切替手段に入力し、第（Ｎ−１）の
   ユニットに対応する入力信号は第（Ｎ−１）のユニット
   に接続される入力切替手段と第Ｎのユニットに入力する
   ことにし、前記ユニットのそれぞれの出力側にそのユニ
   ットの出力信号か隣接するユニットの出力信号かのどち
   らかを切替えて出力する出力切替手段を設け、さらに、
   前記ユニットのそれぞれに１対１に対応して前記入力切
   替手段及び前記出力切替手段を同時に制御する切替制御
   信号を設け、その切替制御信号が甲の状態のとき、対応
   する入力切替手段及び出力切替手段は本来対応関係にあ
   る信号を出力し。 また、その切替制御信号が乙の状態のとき、対応する入
   力切替手段及び出力切替手段は本来対応関係にない反対
   側の信号を出力し、（Ｎ−１）個のユニットを選択する
   ことで所定の機能を実現するように構成することを特徴
   とする特許請求の範囲第（１）項記載め予備ユニット自
   動切替装置。
3. （３）　テストバタン発生手段として、必要なテストパ
   タンをｐ（ｐ≧２）組に分割して出力する手段を設け、
   それらのテストバタン発生手段を組合わせてテストする
   ことを特徴とする特許請求の範囲第（１）項または第（
   ２）項記載の予備ユニット自動切替装置。