JP2022051703A - 集積回路用のセルフテスト回路および集積回路用のセルフテスト回路を動作させる方法 - Google Patents

Abstract

【課題】あらかじめ定められた最大時間内で実行可能なテストを提供できるようにする、集積回路用のセルフテスト回路を提供する。【解決手段】複数のスキャンチェーン２２４を有する、集積回路用のセルフテスト回路２００が提供され、それぞれのスキャンチェーンは、複数の第１の記憶素子１１０と、スキャンチェーンにテストデータを供給しかつ複数の第１の記憶素子のうちの１つに接続されているデータ入力部２２６と、複数の第２の記憶素子１１２と、第１の切換位置および第２の切換位置を備えた切換装置２２０と、を有し、切換装置は、第１の記憶素子と第２の記憶素子との間に結合されておりかつ第１の切換位置では、複数の第１の記憶素子のそれぞれ最後の第１の記憶素子をデータ出力部２２８に接続し、第２の切換位置では、複数の第１の記憶素子のそれぞれ最後の第１の記憶素子を複数の第２の記憶素子の最初の第２の記憶素子に接続するように構成されている。【選択図】図２

Description

本発明は、集積回路用のセルフテスト回路および集積回路用のセルテスト回路を動作させる方法に関する。

電子システム、特に安全関連の電子システムは、例えば車両分野に関するＩＳＯ ２６２６２のような機能安全についての規格を満足すべき場合には定期的に誤りをテストしなければならない。論理誤りを識別するための組み込み式もしくは統合型の、ＬＢＩＳＴ（Logic Built-In Self-Test）とも称されるセルフテスト回路は、現在のところ、このようなテストを実行するための一般的な装置である。

このテストの際には、いわゆる「キーオン（key-on）」テストと「キーオフ（key-off）」テストとが区別される。

ここで「キーオン」テストとは、例えば、通常動作の起動時に、例えば、システムのスイッチオン／ブート時、例えば車両の始動時、または通常動作中に実行されるテストのことをいう。起動時のテストは、「ＰＯＳＴ（Power-On Self-Test）」とも称され、実行している通常動作中のテストは、「ミッションモード（Mission-Mode）ＬＢＩＳＴ」とも称される。

これに対し、「キーオフ」テストは一般に、通常動作とは離れて実行され、例えば、一部が集積回路である電子システムの製造後の品質保証のために、または、例えば、エラーのために使用されなくなった後に実行される。

安全関連の要素が一般に、「キーオン」テストによって検査されるのに対し、「キーオフ」テストで検査されるシステムには一般に、安全関連ではない付加的な要素が含まれている。

ＬＢＩＳＴは、構造的なアプローチである。例えばソフトウェアベースのセルフテストのような機能的なアプローチとは異なり、ＬＢＩＳＴは、テスト対象のシステムのシステム境界もしくはテスト対象のコンポーネント内で実行されるのではなく、特に専用に適合されたアーキテクチャ、いわゆるスキャンアーキテクチャを用いて実行される。

図１には、従来技術による、集積回路用のセルフテスト回路１００が示されている。

セルフテスト回路１００は一般に複数のスキャンチェーン１０８、１１４を有する。それぞれのスキャンチェーンは、スキャンチェーン１０８、１１４毎に直列接続されていてよい複数の記憶素子１１０もしくは１１２、例えばフリップフロップを有していてよい。また付加的な圧縮ロジック（圧縮解除器１０２、圧縮器１０４）が、いわゆる「ＤＦＴ（Design-for-Test）」手段として実装されていることも多い。

既存の「キーオフ」ＬＢＩＳＴテスト装置内で「キーオン」ＬＢＩＳＴテストを可能にするために、スキャンシステムもしくは圧縮システムを修正しなければならないことがあり得る。

というのは、テストを実行するために許容される期間は、「キーオフ」テストよりも「キーオン」テストの方が格段に短く、例えば、「キーオン」テストについてはわずかに５ｍｓであるからである。

一般に「キーオン」テストのための実行時間は、「キーオン」テスト用に専用の短いスキャンチェーン１０８を形成することにより、短縮されかつあらかじめ定められた限度を下回るようにされるのに対し、「キーオフ」テストに利用されるスキャンチェーン１１４は、より長く、かつ短いスキャンチェーン１０８とは区別されている。

セルフテスト回路１００は、「キーオン」テストを実行する際に、これとは区別されている「キーオフ」スキャンチェーン１１４をまったく充填せず、ひいては利用もしないように構成可能である。

しかしながらこのことは、２つの点で不利に作用することがある。すなわち、ここでは調整のために、対応して「キーオフ」スキャンチェーン１１４を延長しなければならないことがあり、例えば、これはスキャンチェーン１０８、１１４の総数が（例えば、データ圧縮のためのブロック１０２および１０４の構成に基づいて）限定され、これにより、「キーオフ」テストについてのテスト時間が延長され、かつ／またはテスト時間は、同じにまたはほぼ同じに維持され得るからである。しかしながらこのためには、相当数のテストを省略しなければならないことがある。択一的には、これらの２つの組み合わせ、すなわち、相当数のテストを省略することと、「キーオフ」スキャンチェーン１１４の、ひいてはテスト時間の（あまり顕著でない）延長との組み合わせが使用可能である。

さまざまな実施例において、（テストの個数が従来技術と同じかまたは従来技術よりも大きいのにもかかわらず）「キーオフ」テストの実行時間を短縮するが、それにもかかわらず、あらかじめ定められた最大時間内、例えば５ｍｓ内で実行可能な「キーオン」テストを提供できるようにする、集積回路用のセルフテスト回路が提供される。

さまざまな実施例において、セルフテスト回路は、複数のスキャンチェーンを有してよく、これらのスキャンチェーンのそれぞれのスキャンチェーンは、「キーオン」テスト用の記憶素子も、「キーオフ」テスト用の記憶素子も有し、すべてのスキャンチェーンはほぼ同じ長さを有する。

さまざまな実施例において、複数のスキャンチェーンのそれぞれのスキャンチェーンは、それぞれのスキャンチェーンのはじめに（すなわち入力側に）複数の（「キーオン」テスト用の）第１の記憶素子が配置されており、これに続いて複数の（「キーオフ」テストの場合にのみ利用される）第２の記憶素子が配置されているように構成可能である。第１の記憶素子と第２の記憶素子との間には、複数の第１の記憶素子の最後の第１の記憶素子がデータ出力部に接続される第１の切換位置と、複数の第１の記憶素子の最後の第１の記憶素子が、複数の第２の記憶素子の最初の第２の記憶素子に接続される第２の切換位置と、の間で切換可能なスイッチが配置可能である。

わかり易く説明すると、このスイッチにより、第１の記憶素子を通過した後にデータ評価を可能にするショートカットを設けることができる。このことは、第１の記憶素子によって実行可能でありかつ短い時間内に、（例えば安全関連の）複数のテストの、（例えば、短いテスト時間が重要である「キーオン」テストまたはより一般的な全体テストの）評価を可能にするために利用可能である。

スイッチが第２の切換位置に入れられると、スキャンチェーン全体にテストデータを充填して、例えば「キーオフ」テストの枠内でスキャンチェーン全体を評価することができる。記憶素子はここでは、スキャンチェーン全体に均一に分散されているため、最小のテスト時間が実現可能であり、これにより、例えば、製造後のテストに必要な時間が短縮可能である。

さまざまな実施例において、セルフテスト回路はさらに、複数の第１の記憶素子の最後の第１の記憶素子によって出力される出力データをペアで結合するように構成されていてよい論理回路を有していてよい。この論理回路は、例えばＸＯＲまたはＸＮＯＲゲートを有していてよい。

出力データ（すなわち処理されたテストデータ）は、さまざまな実施例において、記憶装置に、例えば線形帰還シフトレジスタ（ＬＦＳＲ：linear feedback shift register、例えば、図１の多入力シグネチャレジスタ（ＭＩＳＲ：Multiple Input Signature Register）１０６）に供給可能であり、このレジスタは、出力応答を検査するために構成もしくは利用可能である。第１の記憶素子に後に出力される出力データも、第２の記憶素子の後に出力される出力データも、この記憶装置に供給可能である。

本発明の実施例を図面に示し、以下で詳しく説明する。

従来技術による、集積回路用のセルフテスト回路の概略説明図である。 さまざまな実施例による、集積回路用のセルフテスト回路の概略説明図である。 さまざまな実施例による、集積回路用のセルフテスト回路の別の概略説明図である。 さまざまな実施例による、集積回路用のセルフテスト回路のさらに別の概略説明図である。 さまざまな実施例による、集積回路用のセルフテスト回路のさらに別の概略説明図である。 さまざまな実施例による、集積回路用のセルフテスト回路を動作させる方法のフローチャートである。

以下の詳細な説明では、添付の図面を参照する。これらの図面は、本願の一部を形成し、またこれらの図面には、本発明を実施することができる特定の実施形態が説明のために示されている。この点に関して、例えば、「上方に」、「下方に」、「前方に」、「後方に」、「前方のもの」、「後方のもの」などの方向の用語は、説明される図の向きを基準にして使用される。実施形態の複数のコンポーネントは、いくつかの異なる向きで位置決め可能であるため、方向の用語は、説明のために使用され、決して制限的なものではない。本発明の権利保護範囲を逸脱することなく、他の実施形態を利用し、構造的または論理的な変更を行えることは当然のことである。特に別に明記しない限り、ここで説明されるさまざまな例示的な実施形態の特徴を互いに組み合わせられることは当然のことである。したがって以下の詳しい説明は、制限的な意味で理解されるべきでなく、本発明の権利保護範囲は、添付の特許請求の範囲によって定められる。

本明細書の枠内において、用語の「接続される」、「連結される」および「結合される」は、直接的な接続も、間接的な接続も表すために使用され、直接的または間接的な連結、および直接的または間接的な結合を表すために使用される。図面において、同一または類似の要素には、目的にかなう限り、同じ参照符号が付されている。

図２～図５には、さまざまな実施例にしたがい、集積回路用のセルフテスト回路２００の概略説明図がそれぞれ示されている。

集積回路（この集積回路のうち同時にセルフテスト回路２００の部分でもある要素だけが示されている）の、動作モードまたは機能モードとも称される通常動作中、記憶素子１１０、１１２は、データ値を記憶することができ、論理回路（図示せず）は、これらのデータ値を使用し、例えばブール演算を適用して組み合わせ論理を実行することができる。

セルフテストのためには、テスト中により良好に制御できるようにするために記憶素子１１０、１１２にテストデータをプリロードしておくことができる。プリロードのためには記憶素子１１０、１１２が、スキャンチェーンになるように直列に結合されているもしくは結合されることが可能である。

テストサイクル（ここではＬＢＩＳＴサイクル）は３つのステージを有していてよい。はじめにテストデータ、例えば擬似乱数が、記憶素子１１０に、または記憶素子１１０および１１２にロードされ（これらの２つの選択肢は以下で詳しく説明される）、例えばプッシュされる。これは、スキャンチェーン２２４に沿って行われる。

第２ステージでは、（例えば組み合わせ論理を模擬するかもしくは実現する）テスト対象の論理回路によってテストデータを処理する。このことは、論理回路１０６を通して伝搬する、起こり得るエラーの検出に結び付く。

第３ステージでは、処理されたテストデータが、スキャンチェーン２２４の記憶素子１１０もしくは１１２から別の記憶素子１１０もしくは１１２に押し出される。

一般にスキャンチェーン２２４および対応するＬＢＩＳＴ法は、テストサイクルの第３ステージが同時に、後続のテストサイクルの第１ステージであるように設計される。言い換えると、複数の論理回路のうちの１つによって処理されて出力されるテストデータは、スキャンチェーン２２４に沿って後続する論理回路のための、後続のテストサイクルにおける入力データを形成することができる。

セルフテスト回路２００は、複数のスキャンチェーン２２４を有していてよく、これらのスキャンチェーンのそれぞれは、複数の第１の記憶素子１１０および複数の第２の記憶素子１１２を有していてよい。

それぞれの第１の記憶素子１１０およびそれぞれの第２の記憶素子１１２は、さまざまな実施例において、少なくとも１つのフリップフロップ、一般に複数のフリップフロップ、または例えばラッチのような別の記憶素子を有していてよい。

さまざまな実施例において、それぞれのスキャンチェーン２２４は、それぞれのスキャンチェーン２２４のはじめに複数の第１の記憶素子１１０が準備され、これに続いて複数の第２の記憶素子１１２が準備されるように構成可能である。

言い換えると、それぞれのスキャンチェーン２２４では、入力側に第１の記憶素子１１０が配置されていてよく、出力側に第２の記憶素子１１２が配置されていてよい。

言い換えると、さまざまな実施例において、セルフテスト用のテスト方式が準備され、このテスト方式では、スキャンチェーン２２４は、「キーオン」ＬＢＩＳＴに利用される第１の記憶素子１１０（例えば、安全関連のシステムのテスト用のフリップフロップ）が、複数のスキャンチェーン２２４のすべてのスキャンチェーン２２４にわたって分散されており、スキャンチェーン２２４のそれぞれのはじめに配置されているように構成されている。

それぞれのスキャンチェーン２２４では、複数の第１の記憶素子１１０の最初の第１の記憶素子１１０は、データ入力部２２６に結合されていてよく、例えば接続されていてよい。複数の第２の記憶素子１１２の最後の第２の記憶素子１１２は、（第２の）データ出力部２２８とも称される（第２の）データ出力部に結合されていてよく、例えば接続されていてよい。

複数の第１の記憶素子１１０の最後の第１の記憶素子１１０は、それぞれのスキャンチェーン２２４において、スイッチ２２０により、選択的に、（第１の切換位置では）（第１の）データ出力部２２２（（第１の）データ出力部２２２とも称される）に接続可能であるか、または（第２の切換位置では）複数の第２の記憶素子１１２の最初の第２の記憶素子１１２に接続可能である。

複数のスイッチ２２０は、一緒に切換装置を形成することができる。切換装置２２０のすべてのスイッチ２２０は、これらがすべて、第１の切換位置に対応する位置にあるか、またはすべてのスイッチが第２の切換位置に対応する位置にあるように構成されていてよい。

セルフテスト回路２００はさらに、テストデータを圧縮解除する圧縮解除器１０２をデータ入力部２２６に有していてよい。圧縮解除器１０２は、実質的に公知のように形成可能である。

セルフテスト回路２００はさらに、（出力データとも称される）処理されたテストデータを圧縮する圧縮器１０４をデータ出力部２２８に有していてよい。圧縮器１０４は、実質的に公知のように形成可能である。

圧縮解除器１０２と圧縮器１０４とは一緒に圧縮論理１０２、１０４を形成することができる。

さまざまな実施例において出力データは、記憶装置１０６に、例えば線形帰還シフトレジスタ（ＬＦＳＲ、場合によって多入力を有するＭＩＳＲ）に供給可能である。記憶装置１０６は、例えば、圧縮器１０４の一部として形成可能である（このことは例示的に図２に示されている）。択一的または付加的には（この場合には例えば２つの部分から成るまたは複数の部分から成る記憶装置）記憶装置１０６は、圧縮器１０４とは別体で形成されていてよく、データ出力部２２２もしくは２２８と、圧縮器１０４と、の間に結合されていてよい。図３、図４および図５では、例示的に、第１のデータ出力部２２２と圧縮器１０４との間に結合されている記憶装置１０６が示されている。圧縮器１０４は、さまざまな実施例において、（付加的な）記憶装置１０６を有していてよい。

例えば、第１のデータ出力部２２２により、複数の第１の記憶素子１１０に続いて出力される出力データも、例えば、第２のデータ出力部２２８により、複数の第２の記憶素子１１２に続いて出力される出力データも、記憶装置１０６に供給可能である。

セルフテスト回路２００は、このセルフテスト回路２００が、通常動作テストモードにおいて、通常動作に関係する、集積回路の要素をテストするために動作可能であるように構成されていてよい。

通常動作テストモードにおいて、切換装置は、第１の切換位置にあってよい。

通常動作テストモードにおいて、第１の記憶素子１１０は、通常動作テスト用の動作テストデータとしてテストデータを供給するように構成されていてよい。

第１の記憶素子１１０の個数は、さまざまな実施例において、第２の記憶素子１１２の個数よりも格段に小さくてよいか、または一般に第２の記憶素子１１２の個数よりも小さいか、最大でこれと等しくてよい。

スキャンチェーンの個数は、数千個であってよい。これらのうち、例えば、それぞれ数ダースの長さを有する数パーセントが、フリップフロップであり、残りは、長さが数ダースから例えば１００個まで変化する、安全関連でないフリップフロップスキャンチェーン１１２である。このことが意味するのは、「キーオン」テスト用にいくつかのフリップフロップが、また「キーオフ」テスト用に約１０倍のフリップフロップが利用可能であることである。これに対応して、第１の記憶素子１１０の個数は、さまざまな実施例において、第２の記憶素子１１２の個数の最大で８０％、例えば最大で６０％、例えば最大で４０％、例えば最大で２０％、例えば最大で１０％、例えば最大で５％であってよい。

第１の記憶素子１１０の個数は、さまざまな実施例において、（「キーオン」セルフテストに利用され得る）第１の記憶素子１１０だけを使用したセルフテストの最大実行時間が、１０ｍｓ、例えば５ｍｓ、例えば４ｍｓ、例えば３ｍｓであるかもしくは上回らないように選択可能である。

さらに、第１の記憶素子１１０の個数は、スキャンチェーン２２４毎にごくわずかに変化してよい。言い換えると、それぞれのスキャンチェーン２２４における第１の記憶素子１１０の個数は、それぞれのスキャンチェーン２２４あたりの第１の記憶素子１１０の個数の算術平均値から、最大で１０％、例えば最大で５％だけ偏差し、任意には同じである。スキャンチェーン２２４に第１の記憶素子１１０を均一に分散することにより、第１の記憶素子１１０を用いたセルフテストについて最小の実行時間を達成することができる。というのはこの場合、セルフテストは、すべてのスキャンチェーン２２４が処理されて、はじめて完全に終了するからである。したがって個々の過剰に長いスキャンチェーン２２４は、全体実行時間を長くしてしまうことがあるが、これは、すべてのスキャンチェーン２２４において、第１の記憶素子１１０の個数をほぼ同じにすると回避される。このことは、例示的に図２、図３および図４に示されている。

さまざまな実施例において、第１の記憶素子１１０を有する最大個数のスキャンチェーン２２４を設けることができさえすれば、例えば、あらかじめ定めた最小長さを有する記憶素子１１０を設けることができれば、すべてのスキャンチェーン２２４において合計した第２の記憶素子１１２の総数は、すべてのスキャンチェーン２２４において合計した第１の記憶素子１１０の総数を上回っていてよい。例示的に図５に示されているケースでは、第２の記憶素子１１２だけを有する付加的なスキャンチェーン１１４を設けることができる。このケースでは、セルフテスト回路２００は、スキャンチェーン２２４の第２の記憶素子１１２にもテストデータが満たされる場合にのみ、スキャンチェーン１１４の第２の記憶素子１１２にテストデータが満たされるように構成可能である。

わかり易く説明すると、スイッチ２２０により、第１の記憶素子１１０を通過した後にデータ評価を可能にするショートカットを設けることができる。この場合、それぞれのスキャンチェーン２２４では、処理されたテストデータが、それぞれデータ出力部２２２に供給される。

このことは、第１の記憶素子１１０によって実行可能でありかつ短い時間内に、（例えば安全関連の）複数のテストの、（例えば、短いテスト時間が重要である「キーオン」テストまたはより一般的な全体テストの）評価を可能にするために利用可能である。

セルフテスト回路２００はさらに、さまざまな実施例によれば、製造テストモードにおいて、例えば、集積回路の製造に続いて動作可能であってよく、製造テストモードにおいて、切換装置２２０は第２の切換位置にある。

このことは、テストデータが、第１の記憶素子１１０にも第２の記憶素子１１２にもロード可能であることを意味する。これによって可能になるのは、製造テスト用の製造テストデータとしてテストデータを供給すること、すなわち、例えば、製造の終了として実行されるべきすべてのテスト用にテストデータを供給することである。

さまざまな実施例において、スキャンチェーン２２４（および場合によってはさらに付加的なスキャンチェーン１１４）の全体長さは、ほぼ同じであってよい。言い換えると、それぞれのスキャンチェーン２２４における第１の記憶素子１１０の個数と第２の記憶素子１１２の個数との合計は、第１の記憶素子と第２の記憶素子との合計の一スキャンチェーン２２４あたりの算術平均値から、最大で１０％、例えば最大で５％だけ偏差していてよく、任意には同じであってよい。

さらにさまざまな実施例において（図５を参照されたい）、それぞれのスキャンチェーン１１４における第２の記憶素子１１２の個数は、第１の記憶素子および第２の記憶素子の合計の一スキャンチェーン２２４あたりの算術平均値から最大で１０パーセント、例えば最大で５％だけ偏差していてよく、任意には同じであってよい。

さまざまな実施例によれば、セルフテスト回路２００はさらに、論理回路３３０、例えばＸＯＲ回路またはＸＮＯＲ回路を有していてよく、論理回路３３０は、データ出力部２２２に結合されていてよく、かつ複数の第１の記憶素子１１０のそれぞれの最後の第１の記憶素子１１０の出力データをペアで論理的に結合するように構成されていてよい。このことは、図３に例示的に示されている。

論理回路３３０のデータ出力は、評価のために記憶装置１０６に供給可能である。択一的には、論理回路のデータ出力は、付加的な論理回路４４０に行うことが可能であり、論理回路４４０は、論理回路３３０に結合されており、かつペアで論理的に結合された論理回路３３０の出力データを、ペアで論理的に結合するように構成されていてよい。

付加的な論理回路４４０も同様にＸＯＲ回路もしくはＸＮＯＲ回路を有していてよくまたはこれらから構成されていてよい。対応する実施例は、図４および図５に示されている。

スイッチが第２の切換位置に入れられると、例えば、「キーオフ」テストの枠内において、スキャンチェーン全体にテストデータが充填されて評価されることが可能である。記憶素子はすべてのスキャンチェーンに均一に分散されているため、最小のテスト時間が達成可能であり、したがって、例えば、製造後のテストに必要な時間が短縮可能である。

すでに上で示されているように、複数の第１の記憶素子１１０のそれぞれの最後の第１の記憶素子１１０は、記憶装置１０６（例えば３２ビットＭＩＳＲモジュール）に接続可能である。３２個のデータ入力チャネルは、ＭＩＳＲに設けられていてよい。一般に３２個のスキャンチェーンよりも多くのスキャンチェーンが利用可能である。

このようなケースでは、例えば３２個であってよい記憶装置・入力チャネルの個数に第１の記憶素子１１０のデータ出力を圧縮するために、論理回路３３０と、場合によって別の論理回路４４０と、を設けることができる（図３、図４、図５を参照されたい）。

一段の論理回路、例えば一段のＸＯＲツリーは、設けられている３２個のフィルタ入力部に６４個の記憶素子を圧縮することができ、別の論理回路４４０は、３２個のフィルタ入力部に２５６個の出力を圧縮することができる。

さまざまな実施例において、論理回路３３０もしくは論理回路４４０は、図１のセルフテスト回路１００と比較すると、実質的にただ１つの付加的な回路コンポーネントであってよい。

さまざまな実施例において、バランスが取られて調整されたセルフテスト回路２００が設けられる。

さまざまな実施例による構成により、短いＬＢＩＳＴスキャンチェーン２２４についてのルールを省略することが可能になってよい。言い換えると、スキャン／圧縮システム（すなわちセルフテスト回路２００）用のスキャンチェーン２２４の個数および長さは、「キーオン」ＬＢＩＳＴ要件とは無関係に定義可能である。

図６には、集積回路用のセルフテスト回路を動作させる方法のフローチャート６００が示されている。

この方法は、（６１０において）複数のスキャンチェーンを有する、集積回路用のセルフテスト回路を準備するステップを有し、スキャンチェーンはそれぞれ、複数の第１の記憶素子と、スキャンチェーンにテストデータを供給しかつ複数の第１の記憶素子のうちの１つに接続されているデータ入力部と、複数の第２の記憶素子および切換装置と、を有し、この方法はさらに（６２０において）通常動作に関連する、集積回路の要素をテストするための通常動作テストモード用の第１ポジションか、または製造に続いて集積回路をテストするための製造テストモード用の第２ポジションに切換装置を切り換えるステップを有する。

以下ではまとめて、いくつかの実施例を示す。

実施例１は、複数のスキャンチェーンを有する、集積回路用のセルフテスト回路であり、それぞれのスキャンチェーンは、複数の第１の記憶素子と、スキャンチェーンにテストデータを供給しかつ複数の第１の記憶素子のうちの１つに接続されているデータ入力部と、複数の第２の記憶素子と、第１の切換位置と第２の切換位置とを有する切換装置であって、第１の記憶素子と第２の記憶素子との間に結合されておりかつ第１の切換位置では、複数の第１の記憶素子のそれぞれ最後の第１の記憶素子をデータ出力部に接続し、第２の切換位置では、複数の第１の記憶素子のそれぞれ最後の第１の記憶素子を、複数の第２の記憶素子の最初の第２の記憶素子に接続するように構成されている切換装置と、を有する。

実施例２は、実施例１に記載されたセルフテスト回路であり、セルフテスト回路は、通常動作テストモードにおいて、通常動作に関係する、集積回路の要素をテストするために動作可能であり、通常動作テストモードにおいて、切換装置は、第１の切換位置にある。

実施例３は、実施例２に記載されたセルフテスト回路であり、第１の記憶素子は、通常動作テスト用の動作テストデータとしてテストデータを供給するように構成されている。

実施例４は、実施例１から３までのいずれか１つに記載されたセルフテスト回路であり、セルフテスト回路は、製造テストモードにおいて、集積回路の製造に続いて動作可能であり、製造テストモードにおいて、切換装置は、第２の切換位置にある。

実施例５は、実施例４に記載されたセルフテスト回路であり、第１の記憶素子および第２の記憶素子は、製造テスト用の製造テストデータとしてテストデータを供給するように構成されている。

実施例６は、実施例１から５までのいずれか１つに記載されたセルフテスト回路であり、それぞれのスキャンチェーンにおける第１の記憶素子の個数は、第１の記憶素子の個数の一スキャンチェーンあたりの算術平均値から最大で１０％だけ偏差し、任意には同じである。

実施例７は、実施例１から６までのいずれか１つに記載されたセルフテスト回路であり、それぞれのスキャンチェーンにおける第１の記憶素子の個数と第２の記憶素子の個数との合計は、第１の記憶素子と第２の記憶素子との合計の一スキャンチェーンあたりの算術平均値から最大で１０％だけ偏差しており、任意には同じである。

実施例８は、実施例２または３に記載されたセルフテスト回路であり、それぞれの記憶装置チェーンにおける第１の記憶素子の個数は、通常動作テストについてあらかじめ定められた最大実行時間に対応するあらかじめ定められた限界値以下である。

実施例９は、実施例８に記載されたセルフテスト回路であり、最大実行時間は１０ｍｓである。

実施例１０は、実施例１から９までのいずれか１つに記載されたセルフテスト回路であり、それぞれのスキャンチェーンにおいて、第１の記憶素子の個数は、第２の記憶素子の個数以下である。

実施例１１は、実施例１から１０までのいずれか１つに記載されたセルフテスト回路であり、少なくとも１つの第１の記憶素子および／または少なくとも１つの第２の記憶素子は、フリップフロップを有する。

実施例１２は、実施例１から１１までのいずれか１つに記載されたセルフテスト回路であり、セルフテスト回路はさらに、論理回路を有し、論理回路は、データ出力部に結合されており、かつ複数の第１の記憶素子のそれぞれの最後の第１の記憶素子の出力データをペアで論理的に結合するように構成されている。

実施例１３は、実施例１２に記載されたセルフテスト回路であり、セルフテスト回路はさらに、付加的な論理回路を有し、付加的な論理回路は、論理回路に結合されており、かつペアで論理的に結合された論理回路の出力データを、ペアで論理的に結合するように構成されている。

実施例１４は、実施例１２または１３に記載されたセルフテスト回路であり、論理回路は、ＸＯＲ回路もしくはＸＮＯＲ回路を有するかまたはこれらから構成される。

実施例１５は、実施例１から１４までのいずれか１つに記載されたセルフテスト回路であり、切換装置は、複数のスイッチを有し、これらのスイッチのうちの、スキャンチェーン毎のそれぞれのスイッチは、スキャンチェーンの第１の記憶素子と第２の記憶素子との間に結合されており、かつスイッチは、すべてのスイッチが、第１の切換位置に対応する位置にあるか、またはすべてのスイッチが、第２の切換位置に対応する位置にあるように構成されている。

実施例１６は、実施例１から１５までのいずれか１つに記載されたセルフテスト回路を動作させる方法である。この方法は、通常動作に関連する、集積回路の要素をテストするための通常動作テストモード用の第１の切換位置か、または製造に続いて集積回路をテストするための製造テストモード用の第２の切換位置に切換装置を切り換えるステップを有する。

実施例１７は、実施例１６に記載された方法であり、この方法はさらに、切換装置が第１の切換位置にある場合に第１の記憶素子に動作テストデータをロードするか、または切換装置が第２の切換位置にある場合に第１の記憶素子および第２の記憶素子に製造テストデータをロードするステップを有する。

実施例１８は、実施例１７に記載された方法であり、この方法はさらに、切換装置が第１の切換位置にある場合に、複数の第１の記憶素子のそれぞれ最後の第１の記憶素子によってデータ出力部に供給される出力データを評価するか、または切換装置が第２の切換位置にある場合に、複数の第２の記憶素子のそれぞれ最後の第２の記憶素子によって別のデータ出力部に供給される出力データを評価するステップを有する。

実施例１９は、実施例１８に記載された方法であり、この方法はさらに、切換装置が第１の切換位置にある場合に、評価の前に、複数の第１の記憶素子のそれぞれ最後の第１の記憶素子の出力データをペアで論理的に結合するステップを有する。

実施例２０は、実施例１９に記載された方法であり、ペアでの論理的な結合は、ＸＯＲ結合またはＸＮＯＲ結合を有する。

上記の装置の別の有利な実施形態は、方法の説明から明らかになり、またこの逆も成り立つ。

Claims (20)

1. 集積回路用のセルフテスト回路であって、前記セルフテスト回路は、
   ・複数のスキャンチェーンを有し、前記スキャンチェーンはそれぞれ、
   ・複数の第１の記憶素子と、
   ・前記スキャンチェーンにテストデータを供給しかつ複数の前記第１の記憶素子のうちの１つに接続されているデータ入力部と、
   ・複数の第２の記憶素子と、
   ・第１の切換位置と第２の切換位置とを有する切換装置と、
   を有し、
   前記切換装置は、前記第１の記憶素子と前記第２の記憶素子との間に結合されており、前記第１の切換位置では、複数の前記第１の記憶素子のそれぞれ最後の前記第１の記憶素子をデータ出力部に接続し、前記第２の切換位置では、複数の前記第１の記憶素子のそれぞれ最後の前記第１の記憶素子を、複数の前記第２の記憶素子の最初の前記第２の記憶素子に接続するように構成されている、
   セルフテスト回路。
2. 前記セルフテスト回路は、通常動作テストモードにおいて、通常動作に関係する、前記集積回路の要素をテストするために動作可能であり、前記通常動作テストモードにおいて、前記切換装置は、前記第１の切換位置にある、
   請求項１記載のセルフテスト回路。
3. 前記第１の記憶素子は、前記通常動作テストモード用の動作テストデータとして前記テストデータを供給するように構成されている、
   請求項２記載のセルフテスト回路。
4. 前記セルフテスト回路は、前記切換装置が前記第２の切換位置にある製造テストモードでは、前記集積回路の製造に続いて動作可能である、
   請求項１から３までのいずれか１項記載のセルフテスト回路。
5. 前記第１の記憶素子および前記第２の記憶素子は、前記製造テストモード用の製造テストデータとして前記テストデータを供給するように構成されている、
   請求項４記載のセルフテスト回路。
6. それぞれの前記スキャンチェーンにおける前記第１の記憶素子の個数は、前記第１の記憶素子の前記個数の一スキャンチェーンあたりの算術平均値から最大で１０％だけ偏差し、任意には同じである、
   請求項１から５までのいずれか１項記載のセルフテスト回路。
7. それぞれの前記スキャンチェーンにおける前記第１の記憶素子の個数と前記第２の記憶素子の個数との合計は、前記第１の記憶素子と前記第２の記憶素子との前記合計の一スキャンチェーンあたりの算術平均値から最大で１０％だけ偏差しており、任意には同じである、
   請求項１から６までのいずれか１項記載のセルフテスト回路。
8. それぞれの記憶装置チェーンにおける前記第１の記憶素子の個数は、前記通常動作テストモードについてあらかじめ定められた最大実行時間に対応するあらかじめ定められた限界値以下である、
   請求項２または３記載のセルフテスト回路。
9. 前記最大実行時間は、１０ｍｓである、
   請求項８記載のセルフテスト回路。
10. それぞれの前記スキャンチェーンにおいて、前記第１の記憶素子の個数は、前記第２の記憶素子の個数以下である、
    請求項１から９までのいずれか１項記載のセルフテスト回路。
11. 少なくとも１つの前記第１の記憶素子および／または前記第２の記憶素子は、フリップフロップを有する、
    請求項１から１０までのいずれか１項記載のセルフテスト回路。
12. 前記セルフテスト回路は、論理回路をさらに有し、前記論理回路は、前記データ出力部に結合されており、複数の前記第１の記憶素子のそれぞれの最後の前記第１の記憶素子の出力データをペアで論理的に結合するように構成されている、
    請求項１から１１までのいずれか１項記載のセルフテスト回路。
13. 前記セルフテスト回路は、付加的な論理回路をさらに有し、前記付加的な論理回路は、前記論理回路に結合されており、ペアで論理的に結合された前記論理回路の前記出力データを、ペアで論理的に結合するように構成されている、
    請求項１２記載のセルフテスト回路。
14. 前記論理回路は、ＸＯＲ回路もしくはＸＮＯＲ回路を有するかまたは前記ＸＯＲ回路もしくは前記ＸＮＯＲ回路から構成される、
    請求項１２または１３記載のセルフテスト回路。
15. 前記切換装置は、複数のスイッチを有し、複数の前記スイッチのうちの、スキャンチェーン毎のそれぞれのスイッチは、前記スキャンチェーンの前記第１の記憶素子と前記第２の記憶素子との間に結合されており、前記スイッチは、すべてのスイッチが、前記第１の切換位置に対応する位置にあるか、またはすべてのスイッチが、前記第２の切換位置に対応する位置にあるように構成されている、
    請求項１から１４までのいずれか１項記載のセルフテスト回路。
16. 請求項１から１５までのいずれか１項に記載のセルフテスト回路を動作させる方法であって、前記方法は、
    通常動作に関連する、前記集積回路の要素をテストするための通常動作テストモード用の前記第１の切換位置か、または製造に続いて前記集積回路をテストするための製造テストモード用の前記第２の切換位置に切換装置を切り換えるステップを有する、
    方法。
17. 前記方法は、さらに、
    ・前記切換装置が前記第１の切換位置にある場合に前記第１の記憶素子に動作テストデータをロードするステップか、または
    ・前記切換装置が前記第２の切換位置にある場合に前記第１の記憶素子および前記第２の記憶素子に製造テストデータをロードするステップを有する、
    請求項１６記載の方法。
18. 前記方法は、さらに、
    ・前記切換装置が前記第１の切換位置にある場合に、複数の前記第１の記憶素子のそれぞれ最後の前記第１の記憶素子によって前記データ出力部に供給される出力データを評価するステップか、または
    ・前記切換装置が前記第２の切換位置にある場合に、複数の前記第２の記憶素子のそれぞれ最後の前記第２の記憶素子によって別のデータ出力部に供給される出力データを評価するステップを有する、
    請求項１７記載の方法。
19. 前記方法は、さらに、前記切換装置が前記第１の切換位置にある場合に、前記評価の前に、複数の前記第１の記憶素子のそれぞれ最後の前記第１の記憶素子の前記出力データをペアで論理的に結合するステップを有する、
    請求項１８記載の方法。
20. 前記ペアでの論理的な結合は、ＸＯＲ結合またはＸＮＯＲ結合を有する、
    請求項１９記載の方法。

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