JPS6022435B2 - 連想記憶装置の誤動作検出方式 - Google Patents

Description

【発明の詳細な説明】 発明の利用分野 ＴＬＢ（トランスレイシヨンルツクアサイドバツフア）
、ＢＡＡ（バツフアアドレスアレイ）、ＡＳＲ（アソシ
ェィティブレジスタ）等に代表される道旨想記憶装置誤
動作検出回路。

従来技術 第１図に本発明に関する従来技術例を示す。

第１図は連想記憶装置の動作概略図である。１はソース
情報レジスタ、２はシンク情報レジス夕、３は連想メモ
リで、ＡＭｉは連想メモリ内の１エントリーを示す。

道竪想メモリ内の各エントリー（ＡＭｉ）にはソース情
報（ＡＭＳｉ）とソース情報から連想されるシンク機構
（ＡＭＫＩ）の対が各々ソースフィールド及びシンクフ
ィールドに記臆されており、ソース情報により連想記憶
装鷹内の本情報対を検索することによりシンク情報を連
想することができる。錘想記憶装置により、ソース情報
からシンク情報を連想する過程は次の様である。

今ソース情報レジスタ１にセットされた−ス情報ＩＳＲ
は連想記憶袋贋内の各ェンリー毎に設けられた比較回路
４により連想記憶装置内の各エントリーのソースフィー
ルドＡＭＳｉとの比較が取られ、その比較結果は各比較
回路の出力信号ＣＧｉに反映される。信号ＣＧｉはシン
ク情報レジスタ２の入力ゲートＧｉを制御して一致のと
れたエントリーのシンクフィールドＡＭＫｉをシンク情
報レジスタ２のレジスタ２ｂにセットする。同時にＣＧ
ｉはェンコーダ回路５にてＥＮＣＯＤＥされ、ソースフ
ィールドＡＭｉに対応するバッファメモリの記憶領域を
表わすセクタナンバーを作成し、同じくシンク情報レジ
スタ２内のセグメントナンバーレジスタ２ａにセットす
る。

メインメモリ６およびバッファメモリ７へのアクセスは
このシンク情報レジスタ２の内容に従って各々のアドレ
スに対してアクセスされる。

例えばメインメモリ６へのアクセスは、シンク情報レジ
スタ２のＡＭＫｉ部より作成されたメインメモリアドレ
スＭＭＡがメインメモリアドレスレジスタ８にセットさ
れ、このアドレスにより行なわれ、バッファメモリ７へ
のアクセスはシンンク情報レジスタ２のセグメントナン
バーレジスタ２ａの内容およびＡＭＫｉ部より作成され
たバッファアドレスがバツフアメモリアドレスレジスタ
９にセットされ、このアドレスにより行なわれる。この
様にしてソース情報から連想記憶装置を媒体としてシン
ク情報が連想されるわけであるが、今連想装置内で誤動
作が発生した場合、正しく連想されるべき情報が滋想さ
れず全く異なった情報が連想されるということになり、
その結果、連想記憶装置を含むシステム全体の動作が全
く誤ったものとなってしまう。その為従来連想記憶装置
内には次の様な誤翼動作検出回路が設けられることがよ
く行なわれる。‘ａ｝ 第２図に示す様に連想記憶装置
内の各エントリーのースフィールドＡＭＳｉの誤動作に
対しては各エントリーのソースフィールドＡＭＳｉにパ
リティビット的ｉを設け連想記憶袋魔を検索する毎に各
エントリー毎に設けたパリティチェック回路１０‘こよ
りパリティチェクを行うことによりソースフィールドＡ
ＭＳｉの誤動作を検出し、誤動作発生報告信号ＥＭｊに
より連想記憶袋鷹の発生をシステムに報告する。

‘ｂ｝ 第２図の例に示した誤動作検出回路では各エン
トリー毎に設けた比較回路で誤動作が発生した場合には
全く無力なものとなる。

その為、第２図に示したソースフィールドのパリティチ
ェック回路１０以外に第３図に示す様に連想記憶装贋内
の記憶情報ＡＭＳｉ及びソース情報ＩＳＲの誤動作検出
を行なった後ソース情報ＩＳＲとの比較一致のとれたエ
ントリーのみのソース情報のパリティビット的Ｒと連想
記憶装贋内の記憶情報のパリティビットＰＳｉとの一致
を見る事により、連想記憶装置及びソース情報レジスタ
の誤動作の検出を行う。

例えば■ソース情報レジスターＳＲ及び連想記憶袋層内
のソ‐スフイールドＡＭＳｉにおいてパリテイエラーが
発生し誤って関係のない連想記憶装置内のエントリーと
一致が取られた場合は、ソース情報ＩＳＲのパリティ鴨
Ｒと一致の取られたエントリーのソースフイールドＡＭ
Ｓｉの／ぐリテイビツト的ｉとの間で不一致が生ずる。
その為排他的ＯＲゲート亀 １の出力信号Ｘａが１とな
る又、比較回路４の出力信号ＣＧｉは１となっている為
、ＡＮＤゲート１２の出力信号Ｅｉが１となり誤動作の
発生がシステムに報告される。＠各エントリー毎に設け
られている比較回路において誤動作が発生した場合誤っ
て全く関係のないソース情報とソースフィールドのＡＭ
Ｓｉの間で一致が取られてしまう場合がある。この場合
も、■項と同様にソース情報ＩＳＲののパリティビット
ＰＳＲとソースフイールドＡＭＳｉのパリティビットＰ
Ｓｉの間で不一致が生ずる為排他的ＯＲゲート１１及び
１２が働き信号Ｅｉが１となって誤動作の発生がシステ
ムに報告される。従来技術の問題点従来技術は第２図、
第３図の方式とも連想記憶装直には一つのソース情報に
対してントリーされる情報対は必ず一対しかない、とい
うことを前提条件として取扱われている。

この為連想記憶装置を検索する時も一つのソース情報に
対して複数個の情報対のエントリーが行なわれているか
どうかのチェックを行なっていない。又連想記憶装置内
にエントリーされた情報がバッファメモリのどの記憶領
域と対応しているかを表わすセクタナンバーレジスタ２
ａの値は比較回路４の出力信号ＣＧｉをェンコード回路
５にはェコードしているだけである。

従って連想記憶装置の記憶誤り等により一つのソース情
報ＩＳＲに対して２つ以上のソースフィールドＡＭｊの
一致がとられた場合セクタナンバーレジスタ２ａの値は
比較回路Ｃｉで一致のとられた２つ以上の出力信号ＣＧ
ｉでェンンコードされた各々の値の論理和として定めら
れる。例えば一つのソース情報ＩＳＲに対しソースフィ
ールドＡＭ，とＡＭ２で一致がとられた場合を考えてみ
るとセクタナンバーレジスタ２ａの値は次の様になる。

今ソースフィールドＡＭＳ，ＡＭＳ２がバッファメモリ
７の１番地と２番地に割付けられているとするとセクタ
ナンバーレジスタ２ａの値はエントリー数が４ケの場合
ＣＯ．によりェンコードされる値：０００１ＣＧ２によ
りェンコードされる値：００１０セクタナンバーーレジ
スタ２ａの値：００１１となり．ソース情報ＩＳＲとは
全く関係のないバッファメモリアドレスが指定されるこ
とになる。

この結果期待した情報と全く異なった情報がアクセスさ
れシステムとしてプログラムの暴走やハングアップを引
き起す原因となる。発明の目的 錘想装置において従釆技術では全く行なわれていなかっ
た複数登録の検出装鷹を有する連想記億装置を提供する
ことにある。

本発明の特徴 本発明の特徴は連想記憶装置においてソース情報から連
想記憶装置のソースフィールドＡＭＳｉを検索する時に
一つのソース情報ＩＳＲに対し２つ以上のソースフィー
ルドＡＭＳｉとの一致がとられた場合トこれを複数登録
エラーとして検出しシステムに報告する誤り検出回路を
備えた連想記憶裟贋である。

一つのソース情報ＩＳＲに対して２つ以上のソースフィ
ールドＡＭＳｉの一致が取られる原因としては‘ａー
連想記憶装置の記憶誤り、又は比較回路の誤り等により
正常動作で一致がとられたエントリー以外にも比較一致
がとられてしまった場合。

‘ｂ’錘想記憶装置の一時的な誤りによりソース情報Ｉ
ＳＲと一致したソースフィｍルドＡＭＳｉがあるにもか
かわらず一致がとれなかった為に再登録動作を行なって
しまった場合。この場合には次回の検索時刻連想記憶が
正常に戻っていれば２つのソースフィールドＡＭＳｉと
一致が取られることになる。

発明の実施例 第４図に本発明の実施例を連想記憶装置の３エントリー
分について示す。

第４図において比較回路４の出力信号ＣＧｉはソース情
報ＩＳＲと連想記憶装置内のソースフィールドＡＭＳｉ
と一致がとられた場合いｌｒとなる。

この比較回路Ｃｉ出力信号ＣＧｉは連想記憶装置内のシ
ンクフィールドＡＭＫｉを制御するとともにバッファメ
モリ７の記憶領域を得る為にェンコーダ回路５に入力さ
れる。さらに複数登録検出回路１３に送られ２ケ以上の
出力信号い１″があるかどうかがチェックされる。この
結果比較回路４の出力信号ＣＧｊが１つ以上発生してい
れば登録譲り発生信号ＥＥを”１′としてシステムに誤
動作の発生を報告する。

以上の様に連想記憶装置での複数登録を検出する様子の
詳細は次の様である。

【ａ｝ 連想記憶装置の何らかの誤り（ソースフィ−ル
ドＡＭＳｊの２ビットエラー及び比較回路４の誤動作等
）の為、比較回路４の出信号ＣＧｉの少なくとも２つ以
上同時にＨｒとなった場合複数登録検出回路１３内のＯ
Ｒゲート１４の出力信号ＸｂはＨＩ−となる。

この時比較回路４の出力信号ＣＣｉのａｌｌ”０″（全
てエントリーで一致がとれなかった場合）を検出してい
るＯＲゲート１５の出力信号ｒａはぃ１〆となる。

この結果ＡＮＤゲート１６の出力である登録誤り発生信
号ＥＥは”ｌｒとなり誤動作の発生システム報告される
。

｛ｂ｝ ソース情報ＩＳＲに対して一つのソースフィー
ルＡＭＳｉしか一致がとれなかった場合比較回路４の出
力信号ＣＧｉは一つだけい１″となる。

この場合複数登録検出回路１ ３内の排他的ＯＲゲート
１４の反転出力信号Ｘｂはい０″ＯＲゲート１５の出力
信号ｒａは、、ｌｒとなる。この結果登録誤り発生信号
ＥＥはｎｏ″となり誤りは検出されない。｛ｃ｝ 全て
のエントリーで一致が取られなかった場合比較回路４の
出力信号ＣＧｉがいずれも”０″となる。

従って複数発緑検出回路１３内の排他的ＯＲゲート１４
の反転出力信号ＸｂはＩ、１＾となるがＯＲゲート出力
信号ｒａは”０＾となる為、ＡＮＤゲート１６の出力信
号である登録誤り発生信号ＥＥはい０″となる。ここで
一つのソース情報ＩＳＲに対して２つ以上のソースフィ
ールドＡＭＳｉが一致がとられる直接、間接的な原因を
考えてみると｛ａー項の様に正常に一致がとられたエン
トリー以外に何らかの誤動作により他のヱントリ−との
一致がとられてしまった場合と、逆に連想記憶装瞳の一
時的な誤動作の為「ソース情報と一致したソースフィー
ルドＡＭＳｉがあるにもかかわらず全てのエントリーと
一致がとられなかった場合とがある。

この場合はソース情報ＩＳＲが該連想記憶装置内に登録
ごてし、ないものとして扱われ再登録動作が行なわれる
。この結果再登録が行なわれた時点ではシステムとして
異常が認められないが次に該ソース情報ＩＳＲを検索に
来た時点で該連想記憶菱魔が正常に戻っていると複数個
のエントリーの一致がとられることになる。発明の効果 本発明によれば第２図、第３図に示す様な従来技術の連
想記憶装置に対して第４図一例として示す複数登録検出
回路１３の様な排他的ＯＲ回路１４、ＯＲ回路１５、Ａ
ＮＤ回路１６から構成される検出回路を追加すことによ
り連想記憶菱魔の複数登録に起因するシステムのハング
アップやプログラムの暴走等を禾然に防ぐ事ができる。

さらに第４図に示す登録誤り発生信号ＥＥを利用して登
録誤りが発生した場合には該錘想記憶装置の全エントリ
ーをクリアして再登録動作を行うとも可能となり連想記
憶装置の可用性を高めることもできる。

【図面の簡単な説明】

第１図は連想記憶装贋の＊隣略の構成を示す図、第２図
は従来の連想記憶菱鷹の誤動作検出回路を示す図「第３
図は従釆の連想記憶装置の誤動作検出方式を示す図「第
４図は本発明の実施例である連想記憶装置の誤動作検出
方式を示す図である。 １…・・・ソース情報レジスタ、２・・・・・・シンク
情報レジスタ、３…・・・連想メモリ、４…・・・比較
回路、５……ユンコーダ、６……メインメモリ、７……
バツフアメモリ、１０……パリテイチヱツク回路、１１
・・・…排他的ＰＲゲート、１２・・・・・・ＡＮＤゲ
ート、１３・…・・複数登録検出回路、１４・・・…排
他的ＯＲゲート、１ ５…・・・ＯＲ回路、１ ６・・
・・・・ＡＨＰ回路。 ナ′図 寸２図 才３図 才４図

Claims (1)

【特許請求の範囲】
1. １ ソース情報レジスタとシン情報レジスタを一対とす
   る複数組のレジスタで構成される連想レジスタと与えら
   れたソース情報と連想レジスタの内容を比較する複数個
   の比較回路及び前記情報の一致を示す該比較回路の出力
   信号からソース情報で示される情報のシンク情報を得る
   ための手段を有する連想記憶装置における誤動作検出方
   式であつて、前記複数の比較回路出力を入力とする複数
   登録検出回路を設け、前記複数個の比較回路から一致信
   号が得られることに応じて誤動作検出信号を発生するこ
   とを特徴とする連想記憶装置の誤動作検出方式。