JPS6022323A - 絶縁層ドライエツチの終点検出方法 - Google Patents

絶縁層ドライエツチの終点検出方法

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JPS6022323A
JPS6022323A JP13166783A JP13166783A JPS6022323A JP S6022323 A JPS6022323 A JP S6022323A JP 13166783 A JP13166783 A JP 13166783A JP 13166783 A JP13166783 A JP 13166783A JP S6022323 A JPS6022323 A JP S6022323A
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JP
Japan
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layer
dry etching
passivation
etching
polysilicon layer
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JP13166783A
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Inventor
Kazuo Fujishiro
藤城 一穂
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、MOS I C等の半導体素子のパッシベ
ーション(表面安定化)のドライエツチングの終点検出
方法に関する。
従来、パッシベーション・ドライエツチングは、電極層
上で、終点の判定が困難であるところから、その代替策
として、スクライブラインのエツチング状況を顕微鏡で
見て、終点を判定していた。すなわち第1図に示すよう
に、基体(31層)1ムこ、Si02層2を介して形成
される電極3 (たとえlばAAで形成)上に、CVD
5j02層4をパッシベーション層として形成し、次に
電極3上のCVDSi02層4にドライエンチングを施
し、開口部5を設ける際に、下地すなわち基体1がむき
出しになっている部分6にもドライエンチングを施し、
開口部7を作成し、エツチングが進行すると、CVD5
i02層4から基体1へと処理面が進む。このSi基体
1のエツチングが進むと表面が荒れるので、この荒れ具
合を顕微鏡で確認して、電極3上のドライエツチングの
終点を判定していた。
しかしながら、上記従来の終点検出方法では、素子自体
のバラツギにより、Si基体に生じる荒れ状態が区々と
なり、またスクライブラインもラフなものである上、顕
微鏡による肉眼判定であるところから精度の高い判定が
なせず、判定ミスが起こりやすいという欠点があった。
この発明の目的は、上記従来のドライエッチの終点検出
方法の欠点を解消し、肉眼視判定が不要であり、しかも
精度の高い終点検出が可能なパッシベーション・ドライ
エッチの終点検出方法を提供することである。
上記目的を達成するために、この発明は、電極層上にパ
ッシベーション層を形成する以前に、電極層に並設して
所定パターンのポリシリコン層を形成しておき、その後
前記電極層、ポリシリコン層上よりパッシベーション層
を形成し、続いてこのパッシベーション層にドライエツ
チングを施し、前記電極層への開口部を設ける際に、…
1記ポリシリコン層へのドライエツチングをも行う一方
、このポリシリコン層のドライエツチングによりポリシ
リコン層が2分されるのを電気的に検出するようにし、
この電気的検出出力によりドライエッチの終点を検出す
るようにしている。
以下、実施例により、この発明の詳細な説明する。
第2図はこの発明が実施される半導体素子の断面図であ
る。同図において11はSt基体、12はSiO2層、
13は第1のCVD (S i 02 )層、14はA
β(アルミ)で形成される電極層、15はSiO2層1
2上に形成されるポリシリ・コン層である。16はCV
D5 i 02 層すなわちパッシベーション層である
。なお17はレジストパターンである。
ここに示した半導体素子では、図で明らかなようにCV
DSi02層16を形成する以前に、ドライエツチング
モニタ用、すなわち終点検出用のポリシリコンFf15
を形成しており、マスク法によるドライエツチングによ
り、電極層14上に、CVD5iO2Jii16を除去
して開口部18を形成する際に、ポリシリコン層15上
のCVD5402層16も除去して開口部19を形成す
るようにしている。そしてポリシリコン層15及び開口
部18の平面パターンは、第3図に示すように形成され
ている。なお14a、14bはポリシリコン層15用の
電極、14Cは他の半導体素子本来の電極である。
今、CVDCVDS102J形成後のドライエツチング
を行う場合を考えると、電極ff114(14a、14
b、14c)上のCVDSiO2層16の除去が進行し
、開口部1B(18a、18b、18c)が徐々に形成
される。と同時に、ポリシリコン旧15上のCVD5i
02眉16.13の除去も進行し、開口部19も徐々に
形成される。
エツチングによるCVD5 i 021画16.13の
除去が進行して、エツチング面がそれぞれ電極層14.
5i021栖12、ポリシリコン層15に達すると、ド
ライエツチングのエツチングレートはポリシリコン>5
i02>An!なので、ポリシリコン層15のエツチン
グが急激に進行し、第3図に示したポリシリコン層15
は左右に分断される。
従って、通常エツチングが終了するとされる所定時間エ
ツチングを施した後、電極14a、14bの電気抵抗を
計測し、抵抗値が大となっていればドライエッチが終了
していると判定する。電気抵抗′を計測する代わりに、
電極14a、14b間に電流を流し、この電流値を計測
してもよい。
第4図はこの発明を実施するためのCDE (ケミカル
、ドライ、エラチャ)装置の概略図である。
前述した実施例では、所定時間をかtノでのドライエツ
チングの後、ポリシリコン層のモニタ電極間の抵抗ある
いは電流等を計測して終点検出を行うものであるが、第
4図に示したCDE装置では、ドライエツチングの進行
と同時に終点検出をなし得るものである。
第4図においてCI)E装置20は、ドライエツチング
を進行する本体部21とリアクトチャンバ22とから構
成されており、リアクトチャンバ22内には、モニタホ
ルダ(図示せず)が設けられて、モニタ用のポリシリコ
ン層を含むウェハ23が収納されており、ポリシリコン
層の両電極が予めモニタホルダにより本体部21に接続
されており、ドライエツチング開始と同時にポリシリコ
ン層に電流が流れるようになっている。
このCDE装置20を用し)でドライエツチングを進め
ると、エツチング進行でポリシリコン層のパターンが切
断される。パターンが切断されると電流が流れなくなる
ので、これにより本体部21の作動を停止し、ドライエ
ツチングを自動的に終了させる。
なお、上記実施例のモニタ用のポリシリコン層は、ウェ
ハ内のモニタ用チップのみに設けてもよいし、また全て
のチップに設けてもよい。
また上記実施例のポリシリコン層はMO3ICの場合ゲ
ート用にポリシリコン層を形成する工程があるので、ゲ
ート用とともにモニタ用のポリシリコン層のパターンを
形成できるので、特にモニタ用のポリシリコン層を形成
するための工程を増加する必要がない。
以上のように、この発明によれば、パッシベーション層
を形成する以前に、電極層とともにポリシリコン層を形
成しておき、電極層部への開口部をドライエツチングで
形成する際に、ポリシリコン層へのドライエツチングを
行い、エツチングの進行により、ポリシリコン層が2分
されるのを電気的に検出するものであるから、目視によ
る判断等を要せず、確実に終点を検出することができ、
エツチング不良の検出精度が向上する。
また従来方法では、パッシベーション層が一層の場合、
精度はともかく終点検出が可能であるが、多層配線素子
の場合には、眉間絶縁層とパッシベーション層とを5i
O2Ftで形成しなければならないが、Si基体が一回
のドライエツチングで荒れてしまうので、2層目以上の
s i 02 Mのエツチングについては、終点検出が
不可能であったが、この発明によれば、層毎にエツチン
グし切断するポリシリコン層を予め形成しておけば、実
現可能である。
なお、2N配線素子では、眉間絶縁層が1層のみでよい
ためパッシベーション層のエツチングに対する終点検出
用ポリシリコン層も基体上に形成される5io2層上に
形成してもよい。
【図面の簡単な説明】
第1図は従来のバンシベーション・ドライエ・ノチの終
点検出方法を説明するための図、第2図はこの発明が実
施される半導体素子の断面図、第3図は同半導体素子の
ポリシリコン層等のパターン例を示す図、第4図はこの
発明の実施に使用されるケミカルドライエラチャ装置の
概略図である。 12:SiO2層、 14:電極層、 15:ポリシリコン層、 16 : CVD5402層、 18・19:開口部、 特許出願人 ローム株式会社 代理人 弁理士 中 村 茂 信 第1図 1 第2図 第3図 第4図

Claims (1)

    【特許請求の範囲】
  1. (1)電極層上にパッシベーション層を形成する以前に
    、電極層に並設して所定パターンのポリシリコン層を形
    成しておき、その後前記電極層、ポリシリコン層上より
    パッシベーション層を形成し、続いてこのパッシベーシ
    ョン層にドライエツチングを施し、前記電極層への開口
    部を設ける際に、前記ポリシリコン層への開口部をも形
    成し、このポリシリコン層へのドライエツチングにより
    、ポリシリコン層が2分されるのを電気的に検出するよ
    うにし、この電気的な検出出力によりドライエツチング
    の終点を検出するようにしたパッシベーション・ドライ
    エッチの終点検出方法。
JP13166783A 1983-07-18 1983-07-18 絶縁層ドライエツチの終点検出方法 Granted JPS6022323A (ja)

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