JPS60220431A - 情報処理方式 - Google Patents
情報処理方式Info
- Publication number
- JPS60220431A JPS60220431A JP7680384A JP7680384A JPS60220431A JP S60220431 A JPS60220431 A JP S60220431A JP 7680384 A JP7680384 A JP 7680384A JP 7680384 A JP7680384 A JP 7680384A JP S60220431 A JPS60220431 A JP S60220431A
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- JP
- Japan
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- data
- bit
- register
- processing device
- processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロプログラム制御のデータ処理装置が
自己の処理データ幅より小さいデータ幅で稼働する記憶
装置と接続してデータ処理する情報処理方式に関する。
自己の処理データ幅より小さいデータ幅で稼働する記憶
装置と接続してデータ処理する情報処理方式に関する。
近年、集積回路の技術革新が目覚しく、データ処理装置
の処理能力を向上させ、例えば16ビツト処理から32
ビツト処理にしたにも拘らず周辺機器および記憶装置が
殆んど16ビツト処理のままであり、特に切替時には従
来の16ビツト処理装置の多くを接続して相互動作する
状況にある。
の処理能力を向上させ、例えば16ビツト処理から32
ビツト処理にしたにも拘らず周辺機器および記憶装置が
殆んど16ビツト処理のままであり、特に切替時には従
来の16ビツト処理装置の多くを接続して相互動作する
状況にある。
従来の情報処理方式において、例えば32ビツトの処理
能力を有するデータ処理装置が16ビツトの規模の記憶
装置との間でデータを授受するとき前記データ処理装置
は前記記憶装置からの16ビツトデータを32ビット空
間の上位または下位の半分に固定的に納め、この納めた
データを取出すときはマイクロプログラムにより所定の
場所に移動もしくは空所に所定コードを付加し処理可能
な一つの32ビツトデータを形成している。
能力を有するデータ処理装置が16ビツトの規模の記憶
装置との間でデータを授受するとき前記データ処理装置
は前記記憶装置からの16ビツトデータを32ビット空
間の上位または下位の半分に固定的に納め、この納めた
データを取出すときはマイクロプログラムにより所定の
場所に移動もしくは空所に所定コードを付加し処理可能
な一つの32ビツトデータを形成している。
従来の一例について第1図および第2図を参照して説明
する。第1図は32ビツト処理のデータ処理装置と16
ビツト処理の主記憶装置との間のデータ授受に関するレ
ジスタの接続関連の一例を示すブロック図、また第2図
は第1図におけるデータレジスタとデータバスを介して
データを授受するフラグセットレジスタおよびカウンタ
との間のデータのビットパターン変換の一例を示すブロ
ック図である。
する。第1図は32ビツト処理のデータ処理装置と16
ビツト処理の主記憶装置との間のデータ授受に関するレ
ジスタの接続関連の一例を示すブロック図、また第2図
は第1図におけるデータレジスタとデータバスを介して
データを授受するフラグセットレジスタおよびカウンタ
との間のデータのビットパターン変換の一例を示すブロ
ック図である。
第1図において、32ビツト処理のデータ処理装置11
は自己が備えるデータレジスタ111の上位16ビツト
を16ビツト処理の主記憶装置(MM)12の入出力バ
ッ7ア121と直結して転送情報の授受を行う。データ
処理装置11は、データレジスタ111が内部バス11
2を介し制御部113およびレジスター演算部114の
内部レジスタと32ビツトの並列転送により情報を授受
し、制御部113が制御メモリ部115から取出したマ
イクロプログラムに従って主記憶装置12にアドレスレ
ジスタ116を介してアドレスを送り命令もしくはデー
タを皐出し且つレジスタ・演算部114を制御すること
によってデータの処理を実行する。データレジスタ11
1が内部バス112を介し各種のレジスタとデータを授
受するとき、例えば演算結果のフラグセットはデータの
ビット符号配列で最上位で決定されるので、フラグセッ
ト機能を有する汎用レジスタを72グセツトレジスタと
呼べば、フラグセットレジスタからのデータは上位16
ビツトをデータレジスタの上位16ビツトにその内容を
一致させねばならず、又シフトレシスタ若しくはカウン
タのようなレジスタのデータは最下位に「+1」するの
で下位16ビツトをデータレジスタの上位16ビツトに
その内容を一致させる。
は自己が備えるデータレジスタ111の上位16ビツト
を16ビツト処理の主記憶装置(MM)12の入出力バ
ッ7ア121と直結して転送情報の授受を行う。データ
処理装置11は、データレジスタ111が内部バス11
2を介し制御部113およびレジスター演算部114の
内部レジスタと32ビツトの並列転送により情報を授受
し、制御部113が制御メモリ部115から取出したマ
イクロプログラムに従って主記憶装置12にアドレスレ
ジスタ116を介してアドレスを送り命令もしくはデー
タを皐出し且つレジスタ・演算部114を制御すること
によってデータの処理を実行する。データレジスタ11
1が内部バス112を介し各種のレジスタとデータを授
受するとき、例えば演算結果のフラグセットはデータの
ビット符号配列で最上位で決定されるので、フラグセッ
ト機能を有する汎用レジスタを72グセツトレジスタと
呼べば、フラグセットレジスタからのデータは上位16
ビツトをデータレジスタの上位16ビツトにその内容を
一致させねばならず、又シフトレシスタ若しくはカウン
タのようなレジスタのデータは最下位に「+1」するの
で下位16ビツトをデータレジスタの上位16ビツトに
その内容を一致させる。
第2図(a−1)および第2図(a−2)は主記憶装置
へデータを書込むためのデータレジスタへ前記7ラー!
セツトレジスタおよびカウンタのそれぞれからデータ転
送するビット部を示す。第2図(b−1)および第2図
(b−2)は主記憶装置からデータを読出すだめのデー
タレジスタの上位16ビツトからフラグセットレジスタ
およびカウンタのそれぞれへデータ転送し空いた16ビ
ツトに所定の′0”符号を書込むことを示す。これらの
ビット位置の移動および10#符号追加は、内部バスを
介してマイクロプログラムに従った制御部の制御により
実行される。第2図(a−1)および第2図(b−1)
の同一位置同志でのビット符号転送については問題ない
が、移送および60”符号の追加にはマイクロプログラ
ムの追加があり、処理時間の増加が伴うことは免れ得な
い。
へデータを書込むためのデータレジスタへ前記7ラー!
セツトレジスタおよびカウンタのそれぞれからデータ転
送するビット部を示す。第2図(b−1)および第2図
(b−2)は主記憶装置からデータを読出すだめのデー
タレジスタの上位16ビツトからフラグセットレジスタ
およびカウンタのそれぞれへデータ転送し空いた16ビ
ツトに所定の′0”符号を書込むことを示す。これらの
ビット位置の移動および10#符号追加は、内部バスを
介してマイクロプログラムに従った制御部の制御により
実行される。第2図(a−1)および第2図(b−1)
の同一位置同志でのビット符号転送については問題ない
が、移送および60”符号の追加にはマイクロプログラ
ムの追加があり、処理時間の増加が伴うことは免れ得な
い。
このように、従来の情報処理方式はデータ処理装置が自
己の処理能力より低い少ビット数のデータを書込み若し
くは読取るときビット符号位置の変更および所定ビット
符号の追加を内蔵するマイクロプログラムの制御によっ
て処理していたので処理時間を要し、データ処理装置の
処理能力を低下させるという問題点があった。
己の処理能力より低い少ビット数のデータを書込み若し
くは読取るときビット符号位置の変更および所定ビット
符号の追加を内蔵するマイクロプログラムの制御によっ
て処理していたので処理時間を要し、データ処理装置の
処理能力を低下させるという問題点があった。
本発明の目的は、データ処理装置と記憶装置との間に固
定的にビット位置の移動およびビット符号の追加をする
複数のビットパターン調整手段(ハードウェア)を設は
データ処理装置のマイクロプログラムがただ前記調整手
段の選択だけという単純制御をすることにより上記問題
点を解消し、データ処理装置の処理能力の確保が得られ
る情報処理方式を提供することにある。
定的にビット位置の移動およびビット符号の追加をする
複数のビットパターン調整手段(ハードウェア)を設は
データ処理装置のマイクロプログラムがただ前記調整手
段の選択だけという単純制御をすることにより上記問題
点を解消し、データ処理装置の処理能力の確保が得られ
る情報処理方式を提供することにある。
本発明による情報処理方式は、マイクロプログラム制御
のデータ処理装置が自己の処理データ幅と相違するデー
タ幅で稼働する各種装置と接続してデータ処理するとき
、前記データ処理装置の少くとも送出アドレスおよび送
受信データを特定ビット位置に配置し処理規模の小さい
方から送信するとき空いたビット位置に所定のビットを
挿入して処理デー、夕幅のより大きい装置へ送信するビ
ットパターン調整手段を前記データ処理装置と前記各種
装置との間に所定のビット位置および所定の挿入ビット
符号の組合せ種別ごとに備え、前記データ処理装置が有
するマイクロプログラムが前記ビットパターン調整手段
を選択指定して前記データ処理装置と前記各種装置Hの
二つとに接続することを特徴とする。
のデータ処理装置が自己の処理データ幅と相違するデー
タ幅で稼働する各種装置と接続してデータ処理するとき
、前記データ処理装置の少くとも送出アドレスおよび送
受信データを特定ビット位置に配置し処理規模の小さい
方から送信するとき空いたビット位置に所定のビットを
挿入して処理デー、夕幅のより大きい装置へ送信するビ
ットパターン調整手段を前記データ処理装置と前記各種
装置との間に所定のビット位置および所定の挿入ビット
符号の組合せ種別ごとに備え、前記データ処理装置が有
するマイクロプログラムが前記ビットパターン調整手段
を選択指定して前記データ処理装置と前記各種装置Hの
二つとに接続することを特徴とする。
次に、本発明の情部処理方式を実施例により図面を参照
して説明する。第31Wは本発明の一実施例を示すブロ
ック図である。
して説明する。第31Wは本発明の一実施例を示すブロ
ック図である。
第3図において、32ビツト処理のデータ処理装置31
とこのデータ処理容量より小さい16ピツト処理の各種
装置の一つである主記憶装置33とを配備し、データ処
理装置31および主記憶装置32のそれぞれは32ビツ
ト容量のデータレジスタ311および16ビツト容量の
人出力バッファ321を!えてデータの授受を行う。デ
ータレジスタ311の32ビツトは上位ビット位NO〜
15と下位ビット位置16〜31に二分割して主記憶装
置32の入出力バッファ321の16ビツトに対応させ
る。データレジスタ311と入出力バッファ321との
間に介在するビットパターン調整装置33はビットパタ
ーン調整手段として書込用の調整手段331および33
2並びに読出用の調整手段333および334を飾える
5、調整手段331〜334のデータ処理装置31側は
データ処理装置31の内部処理の32ビツトに合せデー
タレシス、り311のビット位置0〜31のそれぞれに
対応させて複式接続し、主記憶装置32側は主記憶装置
32内部処理の16ビツトに合せ入出力バッファ321
のビット位1近O〜15のそれぞれに対応させて複式接
続する。読出用の調整手段333 、334 は主記憶
装置32側のビット位置16〜31に対し60″符号を
付与し、ゲートを介して処理装[311’!IJに転送
する。データ処理装置31側と主記憶装置32側とのビ
ット位置は、調整手段331,333 の内部で番号対
応が一致し入替えはないが、調整手段332,334
の内部で 。
とこのデータ処理容量より小さい16ピツト処理の各種
装置の一つである主記憶装置33とを配備し、データ処
理装置31および主記憶装置32のそれぞれは32ビツ
ト容量のデータレジスタ311および16ビツト容量の
人出力バッファ321を!えてデータの授受を行う。デ
ータレジスタ311の32ビツトは上位ビット位NO〜
15と下位ビット位置16〜31に二分割して主記憶装
置32の入出力バッファ321の16ビツトに対応させ
る。データレジスタ311と入出力バッファ321との
間に介在するビットパターン調整装置33はビットパタ
ーン調整手段として書込用の調整手段331および33
2並びに読出用の調整手段333および334を飾える
5、調整手段331〜334のデータ処理装置31側は
データ処理装置31の内部処理の32ビツトに合せデー
タレシス、り311のビット位置0〜31のそれぞれに
対応させて複式接続し、主記憶装置32側は主記憶装置
32内部処理の16ビツトに合せ入出力バッファ321
のビット位1近O〜15のそれぞれに対応させて複式接
続する。読出用の調整手段333 、334 は主記憶
装置32側のビット位置16〜31に対し60″符号を
付与し、ゲートを介して処理装[311’!IJに転送
する。データ処理装置31側と主記憶装置32側とのビ
ット位置は、調整手段331,333 の内部で番号対
応が一致し入替えはないが、調整手段332,334
の内部で 。
はビット位置0〜15とビット位置16〜31とがそれ
ぞれ交差する。
ぞれ交差する。
従って、書込用の調整手段331はデータレジスタ31
1から受けた32ビツトのうち上位16ビツトに対して
だけ入出力バラ77321へのゲートを開き、書込用の
調整手段332は下位16ビツトに対してだけ開く。読
取用の調整手段333は入出力バッ7ア321から受け
た16ビツトパターンをデータレジスタ311の上位ビ
ット位置θ〜15に配すると共に下位ビット位置16〜
31には10”符号を入れてゲートを開き、読取用の調
整手段334は16ビツトパターンをデータレジスタ3
11の下位ビット位置16〜31に配すると共に上位ビ
ット位置θ〜15に′O”符号を入れてゲートを開く。
1から受けた32ビツトのうち上位16ビツトに対して
だけ入出力バラ77321へのゲートを開き、書込用の
調整手段332は下位16ビツトに対してだけ開く。読
取用の調整手段333は入出力バッ7ア321から受け
た16ビツトパターンをデータレジスタ311の上位ビ
ット位置θ〜15に配すると共に下位ビット位置16〜
31には10”符号を入れてゲートを開き、読取用の調
整手段334は16ビツトパターンをデータレジスタ3
11の下位ビット位置16〜31に配すると共に上位ビ
ット位置θ〜15に′O”符号を入れてゲートを開く。
このゲートは、データレジスタ311で授受するデータ
が演算結果のフラグセット(上位ビットに位置する)を
含むか、又はカウンタ(下位ビットが「+1」で変化す
る)か、等により決定され、マイクロプログラムの命令
をデータ処理装置31が判断しゲート指令により複数の
調整手段331〜334の一つを選択す仝、。
が演算結果のフラグセット(上位ビットに位置する)を
含むか、又はカウンタ(下位ビットが「+1」で変化す
る)か、等により決定され、マイクロプログラムの命令
をデータ処理装置31が判断しゲート指令により複数の
調整手段331〜334の一つを選択す仝、。
次にデータ処理装置31から主記憶装置32へ1のデー
タ書込動作の一例について説明する。まずデータ処理装
置31は主記憶装置32へ書込むデータを内部処理の3
2ビツト形態のままデータレジスタ311に一時蓄積す
る。次いで、データ処理装置31は主記憶装置32に書
込(W)指令を送り書込塗備をさせると共に転送データ
が例えば演算結果のフラグセットを含むときは上位ビッ
トを取出すので調整手段331のデー)Alを、また例
えばカウント結果を示すときけ下位16ビツトを取出す
ので調整手段332のデー)A2を開き、データレジス
タ311に一時蓄積したデータの上位又は下位の16ビ
ツトが主記憶装置32の入出力バッファ321に転送さ
れ、残る16ビツトは破齋される。一方、データ処理装
置31が主記憶装置32からデータを読出すときは、デ
ータ処理装置31が主記憶装置32に読出(R)指令を
発し、主記憶装置32の入出力バッファ321にデータ
を取出したとき、データが例えばフラグセットを含むと
きは32ビツトの上位16ピツト部分に取出しこの下位
16ビツトを0”符号にするため調整手段333のゲー
トB1を、また例えはカウントを加えるときは32ビツ
トの下位16ビツト部分に取出すので調整手段334の
ゲートB2を開けるようにそれぞれマイクロプログラム
により制御さ九る。従って32ビツト分の符号がデータ
処理装置31のデータレジスタ311に読出される。
タ書込動作の一例について説明する。まずデータ処理装
置31は主記憶装置32へ書込むデータを内部処理の3
2ビツト形態のままデータレジスタ311に一時蓄積す
る。次いで、データ処理装置31は主記憶装置32に書
込(W)指令を送り書込塗備をさせると共に転送データ
が例えば演算結果のフラグセットを含むときは上位ビッ
トを取出すので調整手段331のデー)Alを、また例
えばカウント結果を示すときけ下位16ビツトを取出す
ので調整手段332のデー)A2を開き、データレジス
タ311に一時蓄積したデータの上位又は下位の16ビ
ツトが主記憶装置32の入出力バッファ321に転送さ
れ、残る16ビツトは破齋される。一方、データ処理装
置31が主記憶装置32からデータを読出すときは、デ
ータ処理装置31が主記憶装置32に読出(R)指令を
発し、主記憶装置32の入出力バッファ321にデータ
を取出したとき、データが例えばフラグセットを含むと
きは32ビツトの上位16ピツト部分に取出しこの下位
16ビツトを0”符号にするため調整手段333のゲー
トB1を、また例えはカウントを加えるときは32ビツ
トの下位16ビツト部分に取出すので調整手段334の
ゲートB2を開けるようにそれぞれマイクロプログラム
により制御さ九る。従って32ビツト分の符号がデータ
処理装置31のデータレジスタ311に読出される。
このように、データ処理装置31は相互接続する装置の
ビット処理容量の類例に拘らず内部でのデータ処理を自
己の32ビツト処理をて統一できるのでデータ処理装置
31がデータレジスタに、もしくはデータレジスタから
、データを移すとき従来のようなビット位置の入替、ビ
ット符号の挿入等の動作手順が不要となり、すべての処
理が32ビツト処理で可能となった。
ビット処理容量の類例に拘らず内部でのデータ処理を自
己の32ビツト処理をて統一できるのでデータ処理装置
31がデータレジスタに、もしくはデータレジスタから
、データを移すとき従来のようなビット位置の入替、ビ
ット符号の挿入等の動作手順が不要となり、すべての処
理が32ビツト処理で可能となった。
上記実施例ではデータ処理装置と主記憶装置との間の両
方向のデータ転送について説明したが、アドレスの転送
にりい°Cも同様で、また装置はディジタル処理の並列
情報転送方式であれば伺の装置にでも適用できる。また
、ビットパターン調整手段として四つを挙げたが、新し
くパターンが生れたときは追加、削除される。
方向のデータ転送について説明したが、アドレスの転送
にりい°Cも同様で、また装置はディジタル処理の並列
情報転送方式であれば伺の装置にでも適用できる。また
、ビットパターン調整手段として四つを挙げたが、新し
くパターンが生れたときは追加、削除される。
以上説明したように、本発明によればデータ処理装置の
取扱ビットの処理規模と相違する規模で稼働する各種装
置と前記データ処理装置との間のデータ転送で両者の間
に介在するビットパターンの変更およびビット符号の挿
入をハードウェアで固定させ、内容の変更をハードウェ
アーの変更・選択接続で処理することによりデータ処理
装置の処理能力の向上・確保という効果が得られる3゜
取扱ビットの処理規模と相違する規模で稼働する各種装
置と前記データ処理装置との間のデータ転送で両者の間
に介在するビットパターンの変更およびビット符号の挿
入をハードウェアで固定させ、内容の変更をハードウェ
アーの変更・選択接続で処理することによりデータ処理
装置の処理能力の向上・確保という効果が得られる3゜
第1図は従来の情報処理方式によるデータ処理装置と主
記憶装置との間のデータ授受に関するー接続例を示すブ
ロック図、第2図は第1図におけるデータレジスタがデ
ータ処理装置内部のレジス31・・・・・・データ処理
装置、32・・・・・・主記憶装置、33・・・・・・
ビットパターン調整手段、311・・・・・・データレ
ジスタ、321・・・・・・入出力ハッファ、321・
・・・・・入出力バッファ、331〜334・旧・・ビ
ット第 f 図 82図 (θ−fン ゛ (θ−2〕 (b−/、) (b−z) /77(y)かレンxy v7−z夕
記憶装置との間のデータ授受に関するー接続例を示すブ
ロック図、第2図は第1図におけるデータレジスタがデ
ータ処理装置内部のレジス31・・・・・・データ処理
装置、32・・・・・・主記憶装置、33・・・・・・
ビットパターン調整手段、311・・・・・・データレ
ジスタ、321・・・・・・入出力ハッファ、321・
・・・・・入出力バッファ、331〜334・旧・・ビ
ット第 f 図 82図 (θ−fン ゛ (θ−2〕 (b−/、) (b−z) /77(y)かレンxy v7−z夕
Claims (1)
- マイクロプログラム制御のデータ処理装置が自己の処理
データ幅と相違するデータ幅で稼動する各種装置と接続
してデータ処理するとき、前記データ処理装置の少くと
も送出アドレスおよび送受信データを特定ビット位置に
配置し且つ処理規模の小さい方から送信するとき空いた
ビット位置に所定のビットを挿入して処理データ幅のよ
り大きい装置へ送信するビットパターン調整手段を前記
データ処理装置と前記各種装置との間に所定のビット位
置および所定の挿入ビット符号の組合せ種別ごとに備え
、前記データ処理装置が有するマイクロプログラムが前
記ビットパターン調整手段を選択指定して前記データ処
理装置と前記各種装置の一つとに接続することを特徴と
する情報処理方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7680384A JPS60220431A (ja) | 1984-04-17 | 1984-04-17 | 情報処理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7680384A JPS60220431A (ja) | 1984-04-17 | 1984-04-17 | 情報処理方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60220431A true JPS60220431A (ja) | 1985-11-05 |
Family
ID=13615807
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7680384A Pending JPS60220431A (ja) | 1984-04-17 | 1984-04-17 | 情報処理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60220431A (ja) |
-
1984
- 1984-04-17 JP JP7680384A patent/JPS60220431A/ja active Pending
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