JPS60220431A - 情報処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、マイクロプログラム制御のデータ処理装置が
自己の処理データ幅より小さいデータ幅で稼働する記憶
装置と接続してデータ処理する情報処理方式に関する。

〔発明の背景〕

近年、集積回路の技術革新が目覚しく、データ処理装置
の処理能力を向上させ、例えば１６ビツト処理から３２
ビツト処理にしたにも拘らず周辺機器および記憶装置が
殆んど１６ビツト処理のままであり、特に切替時には従
来の１６ビツト処理装置の多くを接続して相互動作する
状況にある。

〔従来技術とその問題点〕

従来の情報処理方式において、例えば３２ビツトの処理
能力を有するデータ処理装置が１６ビツトの規模の記憶
装置との間でデータを授受するとき前記データ処理装置
は前記記憶装置からの１６ビツトデータを３２ビット空
間の上位または下位の半分に固定的に納め、この納めた
データを取出すときはマイクロプログラムにより所定の
場所に移動もしくは空所に所定コードを付加し処理可能
な一つの３２ビツトデータを形成している。

従来の一例について第１図および第２図を参照して説明
する。第１図は３２ビツト処理のデータ処理装置と１６
ビツト処理の主記憶装置との間のデータ授受に関するレ
ジスタの接続関連の一例を示すブロック図、また第２図
は第１図におけるデータレジスタとデータバスを介して
データを授受するフラグセットレジスタおよびカウンタ
との間のデータのビットパターン変換の一例を示すブロ
ック図である。

第１図において、３２ビツト処理のデータ処理装置１１
は自己が備えるデータレジスタ１１１の上位１６ビツト
を１６ビツト処理の主記憶装置（ＭＭ）１２の入出力バ
ッ７ア１２１と直結して転送情報の授受を行う。データ
処理装置１１は、データレジスタ１１１が内部バス１１
２を介し制御部１１３およびレジスター演算部１１４の
内部レジスタと３２ビツトの並列転送により情報を授受
し、制御部１１３が制御メモリ部１１５から取出したマ
イクロプログラムに従って主記憶装置１２にアドレスレ
ジスタ１１６を介してアドレスを送り命令もしくはデー
タを皐出し且つレジスタ・演算部１１４を制御すること
によってデータの処理を実行する。データレジスタ１１
１が内部バス１１２を介し各種のレジスタとデータを授
受するとき、例えば演算結果のフラグセットはデータの
ビット符号配列で最上位で決定されるので、フラグセッ
ト機能を有する汎用レジスタを７２グセツトレジスタと
呼べば、フラグセットレジスタからのデータは上位１６
ビツトをデータレジスタの上位１６ビツトにその内容を
一致させねばならず、又シフトレシスタ若しくはカウン
タのようなレジスタのデータは最下位に「＋１」するの
で下位１６ビツトをデータレジスタの上位１６ビツトに
その内容を一致させる。

第２図（ａ−１）および第２図（ａ−２）は主記憶装置
へデータを書込むためのデータレジスタへ前記７ラー！
セツトレジスタおよびカウンタのそれぞれからデータ転
送するビット部を示す。第２図（ｂ−１）および第２図
（ｂ−２）は主記憶装置からデータを読出すだめのデー
タレジスタの上位１６ビツトからフラグセットレジスタ
およびカウンタのそれぞれへデータ転送し空いた１６ビ
ツトに所定の′０”符号を書込むことを示す。これらの
ビット位置の移動および１０＃符号追加は、内部バスを
介してマイクロプログラムに従った制御部の制御により
実行される。第２図（ａ−１）および第２図（ｂ−１）
の同一位置同志でのビット符号転送については問題ない
が、移送および６０”符号の追加にはマイクロプログラ
ムの追加があり、処理時間の増加が伴うことは免れ得な
い。

このように、従来の情報処理方式はデータ処理装置が自
己の処理能力より低い少ビット数のデータを書込み若し
くは読取るときビット符号位置の変更および所定ビット
符号の追加を内蔵するマイクロプログラムの制御によっ
て処理していたので処理時間を要し、データ処理装置の
処理能力を低下させるという問題点があった。

〔発明の目的〕

本発明の目的は、データ処理装置と記憶装置との間に固
定的にビット位置の移動およびビット符号の追加をする
複数のビットパターン調整手段（ハードウェア）を設は
データ処理装置のマイクロプログラムがただ前記調整手
段の選択だけという単純制御をすることにより上記問題
点を解消し、データ処理装置の処理能力の確保が得られ
る情報処理方式を提供することにある。

〔発明の構成〕

本発明による情報処理方式は、マイクロプログラム制御
のデータ処理装置が自己の処理データ幅と相違するデー
タ幅で稼働する各種装置と接続してデータ処理するとき
、前記データ処理装置の少くとも送出アドレスおよび送
受信データを特定ビット位置に配置し処理規模の小さい
方から送信するとき空いたビット位置に所定のビットを
挿入して処理デー、夕幅のより大きい装置へ送信するビ
ットパターン調整手段を前記データ処理装置と前記各種
装置との間に所定のビット位置および所定の挿入ビット
符号の組合せ種別ごとに備え、前記データ処理装置が有
するマイクロプログラムが前記ビットパターン調整手段
を選択指定して前記データ処理装置と前記各種装置Ｈの
二つとに接続することを特徴とする。

〔実施例〕

次に、本発明の情部処理方式を実施例により図面を参照
して説明する。第３１Ｗは本発明の一実施例を示すブロ
ック図である。

第３図において、３２ビツト処理のデータ処理装置３１
とこのデータ処理容量より小さい１６ピツト処理の各種
装置の一つである主記憶装置３３とを配備し、データ処
理装置３１および主記憶装置３２のそれぞれは３２ビツ
ト容量のデータレジスタ３１１および１６ビツト容量の
人出力バッファ３２１を！えてデータの授受を行う。デ
ータレジスタ３１１の３２ビツトは上位ビット位ＮＯ〜
１５と下位ビット位置１６〜３１に二分割して主記憶装
置３２の入出力バッファ３２１の１６ビツトに対応させ
る。データレジスタ３１１と入出力バッファ３２１との
間に介在するビットパターン調整装置３３はビットパタ
ーン調整手段として書込用の調整手段３３１および３３
２並びに読出用の調整手段３３３および３３４を飾える
５、調整手段３３１〜３３４のデータ処理装置３１側は
データ処理装置３１の内部処理の３２ビツトに合せデー
タレシス、り３１１のビット位置０〜３１のそれぞれに
対応させて複式接続し、主記憶装置３２側は主記憶装置
３２内部処理の１６ビツトに合せ入出力バッファ３２１
のビット位１近Ｏ〜１５のそれぞれに対応させて複式接
続する。読出用の調整手段３３３　、３３４　は主記憶
装置３２側のビット位置１６〜３１に対し６０″符号を
付与し、ゲートを介して処理装［３１１’！ＩＪに転送
する。データ処理装置３１側と主記憶装置３２側とのビ
ット位置は、調整手段３３１，３３３　の内部で番号対
応が一致し入替えはないが、調整手段３３２，３３４　
の内部で　。

はビット位置０〜１５とビット位置１６〜３１とがそれ
ぞれ交差する。

従って、書込用の調整手段３３１はデータレジスタ３１
１から受けた３２ビツトのうち上位１６ビツトに対して
だけ入出力バラ７７３２１へのゲートを開き、書込用の
調整手段３３２は下位１６ビツトに対してだけ開く。読
取用の調整手段３３３は入出力バッ７ア３２１から受け
た１６ビツトパターンをデータレジスタ３１１の上位ビ
ット位置θ〜１５に配すると共に下位ビット位置１６〜
３１には１０”符号を入れてゲートを開き、読取用の調
整手段３３４は１６ビツトパターンをデータレジスタ３
１１の下位ビット位置１６〜３１に配すると共に上位ビ
ット位置θ〜１５に′Ｏ”符号を入れてゲートを開く。

このゲートは、データレジスタ３１１で授受するデータ
が演算結果のフラグセット（上位ビットに位置する）を
含むか、又はカウンタ（下位ビットが「＋１」で変化す
る）か、等により決定され、マイクロプログラムの命令
をデータ処理装置３１が判断しゲート指令により複数の
調整手段３３１〜３３４の一つを選択す仝、。

次にデータ処理装置３１から主記憶装置３２へ１のデー
タ書込動作の一例について説明する。まずデータ処理装
置３１は主記憶装置３２へ書込むデータを内部処理の３
２ビツト形態のままデータレジスタ３１１に一時蓄積す
る。次いで、データ処理装置３１は主記憶装置３２に書
込（Ｗ）指令を送り書込塗備をさせると共に転送データ
が例えば演算結果のフラグセットを含むときは上位ビッ
トを取出すので調整手段３３１のデー）Ａｌを、また例
えばカウント結果を示すときけ下位１６ビツトを取出す
ので調整手段３３２のデー）Ａ２を開き、データレジス
タ３１１に一時蓄積したデータの上位又は下位の１６ビ
ツトが主記憶装置３２の入出力バッファ３２１に転送さ
れ、残る１６ビツトは破齋される。一方、データ処理装
置３１が主記憶装置３２からデータを読出すときは、デ
ータ処理装置３１が主記憶装置３２に読出（Ｒ）指令を
発し、主記憶装置３２の入出力バッファ３２１にデータ
を取出したとき、データが例えばフラグセットを含むと
きは３２ビツトの上位１６ピツト部分に取出しこの下位
１６ビツトを０”符号にするため調整手段３３３のゲー
トＢ１を、また例えはカウントを加えるときは３２ビツ
トの下位１６ビツト部分に取出すので調整手段３３４の
ゲートＢ２を開けるようにそれぞれマイクロプログラム
により制御さ九る。従って３２ビツト分の符号がデータ
処理装置３１のデータレジスタ３１１に読出される。

このように、データ処理装置３１は相互接続する装置の
ビット処理容量の類例に拘らず内部でのデータ処理を自
己の３２ビツト処理をて統一できるのでデータ処理装置
３１がデータレジスタに、もしくはデータレジスタから
、データを移すとき従来のようなビット位置の入替、ビ
ット符号の挿入等の動作手順が不要となり、すべての処
理が３２ビツト処理で可能となった。

上記実施例ではデータ処理装置と主記憶装置との間の両
方向のデータ転送について説明したが、アドレスの転送
にりい°Ｃも同様で、また装置はディジタル処理の並列
情報転送方式であれば伺の装置にでも適用できる。また
、ビットパターン調整手段として四つを挙げたが、新し
くパターンが生れたときは追加、削除される。

〔発明の効果〕

以上説明したように、本発明によればデータ処理装置の
取扱ビットの処理規模と相違する規模で稼働する各種装
置と前記データ処理装置との間のデータ転送で両者の間
に介在するビットパターンの変更およびビット符号の挿
入をハードウェアで固定させ、内容の変更をハードウェ
アーの変更・選択接続で処理することによりデータ処理
装置の処理能力の向上・確保という効果が得られる３゜

【図面の簡単な説明】

第１図は従来の情報処理方式によるデータ処理装置と主
記憶装置との間のデータ授受に関するー接続例を示すブ
ロック図、第２図は第１図におけるデータレジスタがデ
ータ処理装置内部のレジス３１・・・・・・データ処理
装置、３２・・・・・・主記憶装置、３３・・・・・・
ビットパターン調整手段、３１１・・・・・・データレ
ジスタ、３２１・・・・・・入出力ハッファ、３２１・
・・・・・入出力バッファ、３３１〜３３４・旧・・ビ
ット第　ｆ　図 ８２図 （θ−ｆン　゛　（θ−２〕 （ｂ−／、）　（ｂ−ｚ） ／７７（ｙ）かレンｘｙ　ｖ７−ｚ夕

Claims (1)

【特許請求の範囲】
1. マイクロプログラム制御のデータ処理装置が自己の処理
   データ幅と相違するデータ幅で稼動する各種装置と接続
   してデータ処理するとき、前記データ処理装置の少くと
   も送出アドレスおよび送受信データを特定ビット位置に
   配置し且つ処理規模の小さい方から送信するとき空いた
   ビット位置に所定のビットを挿入して処理データ幅のよ
   り大きい装置へ送信するビットパターン調整手段を前記
   データ処理装置と前記各種装置との間に所定のビット位
   置および所定の挿入ビット符号の組合せ種別ごとに備え
   、前記データ処理装置が有するマイクロプログラムが前
   記ビットパターン調整手段を選択指定して前記データ処
   理装置と前記各種装置の一つとに接続することを特徴と
   する情報処理方式。