JPS60217443A - 記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の属する技術分野 本発明は要求元と記憶装置との間に複数のアクセスバス
を備えた情報処理システムにおいて、該アクセスバスを
介して同時に複数のデータ転送を行なう記憶制御方式に
関する。

（２）従来技術 従来、情報処理システムにおける主記憶装置は１例えば
、第１図に示すように複数の記憶単位１−０．１−１．
１−２．および１−３を備え、かつ各記憶単位１−０．
１−１．１−２゜および１−３１１ｉ複数のバンク２−
０−２−３゜２−４−２−７．２−８−２−１１．２−
１２−２−１５を具備している。ここでバンク２−０−
２−１５は全体として連続した番地空間を形成するよう
番地付けがなされている。これら記憶単位１−０−１−
３はそれぞれ制御部３−０−３−３を有し、前記記憶単
位１−０−１−３に対してデータ転送を要求する要求元
４と、前記記憶単位１−０−１−３との間は結線１００
を弁して要求１ｇ号、要求番地、書込データ、読出デー
タ、およびその他の制御信号が転送される。

ところが、このような記憶制御方式では、例えば、配列
要素データの処理のように主記憶内の大きな連続しｆｃ
番地領域をアクセスして処理を行なう場合に各サイクル
にわたって大きな連続した番地領域をアクセスすること
ができず。

要求元のデータ処理の性能低下に影響を及ばすという欠
点がある。

この欠点ケ改善するために、複数のアクセスパスを設け
、各パスでアクセスできるバンクを固定する方式が考え
られている。この方式は第２図に示すように、主記憶装
置の記憶単位１−０−１−３と要求元４との間にアクセ
ス制御回路５を介在せしめ、該アクセス制御回路５と前
記記憶単位１−０−１−３との間にそれぞれ一組のアク
セスパスを設けて同時に複数のバンク２−０−２−１５
とのデータ転送を可能とし、バンク番号全前記記憶単位
１−０−１−３の数で割った剰余が同じであるバンクを
同一の記憶単位に割付けている。前記バンク２−０−２
−１５は連続した番地空間を形成するよう番地付けがな
され、アクセス制御回路５は主記憶に対するアクセスを
制御し、要求元４は主記憶に対してデータ転送を要求す
る。

この方式によｎば、大きな連続した番地領域を各サイク
ルにわたってアクセスすることが可能である。しかし、
例えば要素間距離が前記記憶単位の個数の約数、または
倍数であるような配列要素データのアクセスにおいては
、各アクセスパスでアクセスできるバンクが固定的に割
付けられているため、複数組設けられたアクセスパスの
中で使用されるパスが一部のアクセスパスに片寄シ、ア
クセスパスの競合を引起こし、性能低下の要因となる・ （３）発明の目的 不発明の目的は、１つの記憶単位に複数組のアクセスパ
スを設けることによフ、アクセスパスの競合による性能
低下を防いだ記憶制御方式を提供することにめる。

（４）発明の構成 不発明の■ピ憶制御方式は、 複数のバンクからなる記憶単位で複数に区分は芒れだ記
憶手段と、 この記憶手段の記憶単位と接続する複数組のパスと、 これらパス手段を介して同時に複数のバンクとアクセス
するアクセス手段と、 このアクセス手段に対して同時に前記記憶手段の複数の
バンクに対するデータ転送を要求する要求手段と、 前凸ピアクセス手段から、前記記憶単位が有する複数組
のパスと、該パスの組でアクセスできるバンクグループ
の組合せを決定する制御情報を送出する送出手段とを含
むことを特償とする。

次に不発明について図面を参照して詳細に説明する。

第３図′ｔ−径照すると不発明の一実施例において、主
記憶は記憶単位１−０′および１−１′で構成され、記
憶単位１−０′はアクセスパス１０１−０．１０１−１
．および１０１−２を介して、また記憶単位１−１′は
アクセスパス１０１−３，１０１−４および１０１−５
を介してアクセス制御回路５′と接続されている。

アクセス制御回路５′は結線１０２によ）要求元４′と
接続されている。前記結線１０２では前記要求元４′か
ら前記アクセス制御回路５′に送出されるアクセス要求
信号、アクセス要求番地、主記憶に対する書込データ、
アクセス制御信号、ならびに前記アクセス制御回路５′
から前記要求元４′に送出される応答信号、主記憶から
の読出しテークが伝送される。前記アクセスパス１０１
−０．１０１−１，１０１−３゜および１０１−４では
前記アクセス制御回路５′から前記記憶単位１−０′ま
たはｌ−１′に送出されるつ′クセス要求信号、アクセ
ス要求番地。

主記憶に対する書込データ、ならびに前記記憶単位１−
０′または１−１′から前記アクセス制御回路５′に送
出される応答信号、主記憶からの胱出しデータが伝送さ
れる。前記アクセスパス１０１−２，１０１−５では前
記アクセス制御回路５′から前記記憶単位１−０′また
は１−１′に送出されるアクセス制御信号が伝送される
。前記記憶単位１−０′はバンクグループ２−０’　、
２−２’　、２−４および２−６′から構成され、また
前記記憶単位１−１′はバンクグループ２−１’　、２
−３’　、２−５’　。

２−７′から構成されてお）、第５図ＶＣ示すようにそ
れぞれのバンクグループ２−υ′ないし２−７′には８
で割った時に剰余の等しいリング番号を持ったバンクが
含まれ、第６図に示すようにバンク番号順に番地付けが
なされている。

不実施例では説明を簡単にするために１つのバンクグル
ープには２つのバンクが含まれるものとする。各記憶単
位内の制御回路３−０′および３−１′は各記憶単位に
接続されている前記パス１０１−０−１０１−３と各記
憶単位円の前記バンクグループ２−０’　−２−７’　
との間のアクセス番地、書込データ、読出しデータ等の
転送を制御する回路であ〃、前記制御回路３−〇′は前
記パス１０１−０．および１０１−１と前記バンクグル
ープ２−０．２−２．２−４および２−６との間の制御
を、前記制御回路３−１′は前記パス１０１−２．およ
び１０１−３と前記バンクグループ２−１．２−３．２
−５．および２−７との間の制御全行なう。

第４図を参照すると、前記記憶単位１−０′および１−
１′は、バンクグループ１１−０−１１−３．アクセス
番地と書込みデータを伝送するパス２０１−０および２
０１−１．読出しデータのパス２０５−０．および２０
５−１を有している。線１０１−２または１０１．−５
からは制御信号が供給されて制御回路１５に導かれる。

制御回路１５は記憶単位を制御する回路で、結線２０７
を弁して切替回路１２−０および１２−１にまた結線２
０８を介して１３−０および１３−１に制御信号を供給
している。切替回路１２−０および１２−１は結線２０
７の論理値に応答して線１０１−０を介して供給される
アクセス番地、書込みデータと線１０１−１を介して供
給されるアクセス番地および書込みデータを選択し、そ
れぞれ結ｇ１２ｏ２−ｏおよび２０２−１ｅ弁して前記
バンクグループ２−２′または２−３′寂よび２−４′
またば２−５′に供給される。ここで、例えば、前記切
替回路１２−０で結線１０１−０を介して供給される情
報を選択している時には、前記切替回路１２−１では結
線２０１−１を介して供給される情報を選択するとかう
ように前記切替回路１２−０と前記切替回路１２−１は
結殺１０１−〇を介して供給される情報と結線１０１−
１を介して供給される情報を排他的に選択するように構
成される。切替回路１３−Ｏｊ？よび１３−１も前記切
替回路１２−０と前記切替回路１２−１と同様に、結１
２０３−１によシ供給される読出しデータと線２０３−
２を弁して供給される読出しデータとを結線２０８の論
理値によシ排他的に選択し、それぞれ結、Ｗ　２０４−
０および結線２０４−１を介して切替回路１４−０およ
び１４−１に供給される。切替回路１４−〇は線１０１
−０およびによシ供給されるアクセス番地の１ピツトに
応答して結線２０３−０をブｒして供給される絖出しデ
ータと結線２０４−〇を介して供給される読出しデータ
と全選択する。また切替回路１４−１は結線２ｏ４−１
を介して供給される読出しデータと結線２０３−３を弁
して供給される貌出しデータとを線２００−１をヅｒし
て与えられるアクセス番地の１ビツトに応答して選択す
る０選択された値は塚１０１−０υよび１０１−１．ま
たは１０１−３および１０１−４のパスの組で読出しデ
ータが第３図における前記アクセス制御回路４に供給さ
れる。

次に不発明の一実施例の動作について詳細に説明する。

まず要求元４′から読出し要求があった場合には、要求
信号と要求番地、およびベクトルデータの要素間距離な
どの制御情報が線１０２を弁してアクセス制御回路５′
に送出される。ここで前記要求番地が０番地で、前記要
素間距離が１の時、すなわち主記憶の０番地から連続し
て格納されているようなベクトルデータを読出す時には
前記アクセス制御回１洛５′で要求１ぎ号を＊１ｏｘ−
ｏ、１０１−１，１０１−３゜１０１−４から記憶単位
１−０′および１−１′に送出するよう制御する。また
前記アクセス制御４回路５′は、要求番地を前記１０１
−０゜１０１−１，１０１−３．および１０１−４から
それぞれ０番地、２番地、１番地および３番地に対応す
る番地情報が１次のサイクルで４番地、６番地、５番地
、７番地に対応する番地情報というように前記記憶単位
１−０′および１−１′に送出する。切替回路１２−０
．１２−１．１３−０．および１３−１の切替信号など
の制御情報は結線１０１−２および１０１−５を介して
前記アクセス制御回路から前記記憶単位１−０′および
１−１′に送出される。それぞれの記憶単位では前記要
求信号、前記番地情報、および前記切替信号を受取ると
、ノクンクグループ０からは腺１０１−Ｏｔｌ−介して
供給されるアドレス情報から０番地および１番地に相当
する番地に格納されているデータを読出し、さらに切替
回路１４−０金弁して線１０１−０および１０１−３か
ら０番地、および１番地に格納されているデータが読出
される。この場合は線１０１−０から０番地に相当する
番地情報が供給されているため、前記切替回路１４−０
はｉｌ　２０３−０によシ供給されるデータを選択する
。２番地および３番地はバンクグループ２およびバンク
グループ３に含まれており、ｇｘｏｔ−１からは２番地
および３番地に相当する番地情報が供給され、切替回路
１２−１は線１０１−１を弁じて供給される番地情報が
選択されるよう制御回路１５で切替信号全生成する。ノ
クンク２−４′または２−５′から２番地、および３番
地に格納されているデータが読出されると切替回路１３
−１および１４−１を介して線１０１−１および１０１
−４から２番地および３番地に格納されているデータが
読出される。前記切替回路１３−１から線２０５をブｒ
して与えられる切替信号２０８は、前記切替回路１２−
１の切替信号２０７金遅延させ、バンク２−４′または
２−５′から読出されたデータが線２０３−２に出力さ
れるタイミングで？１Ｍ２０８に出力させるよう制御す
る。前記切替回路１４−１は、前記線１０１−１を介し
て２番地および３番地に相当する番地情報が供給されて
いるため、線２０４−１で供給されるデータが供給さＩ
Ｌる。

線１０１−０．１０１−１，１０１−３，１０１−４か
ら読出されたデータは前記アクセス制御回路５′、およ
び線１０２を介して要求元４′に返される。

次に要求番地が０番地で要素間距離が４であるようなデ
ータの読出しについて説明する。要求元４′からアクセ
ス制御回路５′への転送は前例と同様に行なわれ、前記
アクセス制御回路５′は線１０１−０と１０１−１から
記憶単位１−０′に要求信号、要求番地、および制御情
報を送出するよう制御し、線１０１−０および１０１−
１からはそれぞれ０番地および４番地に対応する番地情
報が送出される。記憶単位１−０′での動作は、０番地
のデータの説出しは前例における動作と同様であるので
割愛し、４番地のデータの読出しについて説明する。４
番地に相当する番地情報がｉｌ　１０１−１から供給さ
れ、制御情報が蔵１０１−２および１０１−５から供給
されるが、要素間距離が４の倍数の時には切替回路１２
−０および１２−１の切替信号の論理値が、要奏間距離
が４の倍数でない時１例えば、前例のような時と逆にな
るように前記アクセス制御回路５′で制御して、前記記
憶単位１−０′に結線１０１−２’ｉ介して供給される
。したがって、要素間距離が４の時には。

切替回路１２−０は線１０１−１を介して供給される番
地情報が選択され、バンクグループ２−２′または２−
３′からは４番地に格納されているデータが読出され、
切替回路１３−１で線２０３−１を介して供給されるデ
ータを選択し、さらに線１０１−１を介して供給される
番地情報で切替回路１４−１で線１０１−１を介して供
給されるデータを選択することによ１１１０１−１から
４番地に格納されているデータが読出され、アクセス制
御回路４を弁して要求元４′に胱出しデータが返される
。

要求元４′から書込み要求があった場合には。

要求信号、要求番地、および制御情報に加えて書込みデ
ータがアクセス制御回路５′をブｒして記憶単位１−０
および１−１に送られ、玩出しデータが前記アクセス制
御回路５′および前記要求元４′に戻って米ないことを
除いて読出し要求時と同様の動作が行なわれる。

（７）発明の効果 本発明には、１つの記憶単位に対して複数組のアクセス
パスを設け、該アクセスパスと前記記憶単位内のバンク
・グループとの組合せを可変とできるように構成するこ
とによシ、アクセスパスの競合を減らし、記憶アクセス
性能の低下を防ぎ、大量のデータを毎サイクルにわたっ
てアクセスすることができるという効果がある。

【図面の簡単な説明】

第１図および第２図は従来技術のシステム構成を示す図
、第３図は一実施例を示す図、第４図は第３図の記憶単
位の構成を示す図、第５図はバンクグループとバンク番
号の関係を示す図、および第６図はバンク番号と番地の
関係を示す図である。 第１図から第６図において、１００〜１−３・・・・・
・記憶単位、２−０〜２−１５・・・・・・バンク、３
−〇〜３−３・・・・・・制御部、４・・・・要求元、
５・・・・アクセス制御回路、１００・・・・結線、１
−０’、１−１′・・・・・・記憶単位、２−０’〜２
−７′・・・・・バンクグループ、３−０’　、３−１
’・・川・制御部、４・・・・・・要求元、５′　・・
・・・アクセス制御回路、１ｏ１−〇〜１０１−５，１
０２・・・・・・結線、１２−０゜１２−１．１３−０
．１３−１．１４−０．１４−１・・・・・・切替回路
、１５・・・・・・制御回路、２０２−０．２０２−１
，２０３−０〜２０３−３，２０４−０．２０４−１・
・・・結線％２０７，２０８・・・・・・結線。 代理人　弁理士　内　原　？、Ｌ 第　１　図 ２２　図 冥　３　口 Ｚ４（２） Ｌ　５図 ｚ　６　図 手続補正書（自発） ６０．７．−２ 昭和　年　月　日 １、事件の表示　昭和５９年　特許　願第７３４４５号
２、発明の名称　記憶制御方式 ３、補正をする者 事件との関係　出　願　人 東京都港区芝五丁目３３番１号 （４２３）　日本電気株式会社 代表者　関本忠弘 ４、代理人 （連絡先田本電気株式会社特許部） ＆　補正の対象 （５）明細書の「発明の詳細な説明」の欄（ハ）図面 ６、補正の内容 （ト）（１）第５頁第７行目の記載「パスと」を「パス
手段と」と訂正します。 （２）第７頁第６行目の記載ｒ２−４Ｊを「２−４′」
と訂正します。 （３）第７頁第１１行目−第１２行目の記載「リング番
号」を「パンク番号ｊと訂正します。 （４）第８頁第３行目−第４行目の記載ｒ２−０゜２−
２．２−４および２−６」をｒ２−０’。 ２−２’、２−４’および２−６’Ｊと訂正します。 （５）第８頁第６行目−第７行目の記載「２−１゜２−
３　、２−５　、および２−７」をｒ２−１’。 ２−３’、２−５’および２−７’　Ｊと訂正します。 （６）第８頁第９行目−第１０行目の記載［バンクグル
ープ１１−０−１１−３　Ｊを［バンクグループ２−Ｑ
’　、　２−２’　、　２−４’および２−６’　。 またはバンクグループ２−１’　、　２−３’　、　２
−５′および２−７Ｊと訂正します。 （７）第８頁第１１行目の記載「パス２０１−０および
２０１−Ｉ　Ｊを［パス１０１−０および１０１−１．
またはパス１０１−３および１０１−４　Ｊと訂正しま
す。 （８）第８頁第１２行目の記載「パス２０５−０および
２０５−Ｉ　Ｊを［パス１０１−０および１０１−１．
またはパス１０１−３および１０１−４４と訂正します
。 （９）第８頁第１７行目の記載ｒ　１２−１にまた」を
ｒ　１２−１に、また」と訂正します。 ００）第９頁第９行目の記載［結線２０１−１　ｊを１
結線１０１−Ｉ　Ｊと訂正します。 Φ）第１０頁第２行目の記載［線１０１−０およびによ
り］を「線ＩＣ１１−０によシ」と訂正します。 戟）第１０頁第８行目−第９行目の記載［線２００−Ｉ
Ｊを［線１０１−Ｉ　Ｊと訂正します。 ■）第１０頁第１３行目の記載「制御回路４」を「制御
回路５′」と訂正します。 ０４）第１４頁第４行目の記載１割愛し」を「割愛し」
と訂正します。 （６）第１４頁第７行目−第８行目の記載「線１０１−
２および１０１−５から」を「線１０１−２から」と訂
正します。 Ｑ６）　第１４頁第１６行目−第１７行目の記載「バン
クグループ２−２′または２−３′からは」を「バンク
グループ２−２′からは」と訂正します。 （ロ）願書に添付した図面の第４図を添付図面の第４図
と差し替えます。

Claims (1)

1. 【特許請求の範囲】 複数のバンクからなる記憶単位で複数に区分けされた記
   憶手段と、 この記憶手段の記憶単位と接続される複数組のバス手段
   と、 これらパス手段ｔヅｒして同時に複数のバンクをアクセ
   スするアクセス手段と、 このアクセス手段に対して同時に前記記憶手段の複数の
   バンクに対するデータ転送を要求する要求手段と、 前記アクセス手段から、前記記憶単位が有する複数組の
   バスと、該バスの組でアクセスできるバンクグループの
   組合せを決定する制御情報を送出する送出手段とｔ含む
   ことを特徴とする記憶制御方式。