JPH0368420B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の属する技術分野 本発明は要求元と記憶装置との間に複数のアク
セスパスを備えた情報処理システムにおいて、該
アクセスパスを介して同時に複数のデータ転送を
行なう記憶制御方式に関する。

(2) 従来技術 従来、情報処理システムにおける主記憶装置
は、例えば、第１図に示すように複数の記憶単位
１−０，１−１，１−２、および１−３を備え、
かつ各記憶単位１−０，１−１，１−２、および
１−３は複数のバンク２−０−２−３，２−４−
２−７，２−８−２−１１，２−１２−２−１５
を具備している。ここでバンク２−０−２−１５
は全体として連続した番地空間を形成するよう番
地付けがなされている。これら記憶単位１−０−
１−３はそれぞれ制御部３−０−３−３を有し、
前記記憶単位１−０−１−３に対してデータ転送
を要求する要求元４と、前記記憶単位１−０−１
−３との間は結線１００を介して要求信号、要求
番地、書込データ、読出データ、およびその他の
制御信号が転送される。

ところが、このような記憶装置方式では、例え
ば、配列要素データ処理のように主記憶内の大き
な連続した番地領域をアクセスして処理を行なう
場合に各サイクルにわたつて大きな連続した番地
領域をアクセスすることができず、要求元のデー
タ処理の性能低下に影響を及ぼすという欠点があ
る。

この欠点を改善するために、複数とアクセスパ
スを設け、各パスでアクセスできるバンクを固定
する方式が考えられている。この方式は第２図に
示すように、主記憶装置の記憶単位１−０−１−
３と要求元４との間にアクセス制御回路５を介在
せしめ、該アクセス制御回路５と前記記憶単位１
−０−１−３との間にそれぞれ一組のアクセスパ
スを設けて同時に複数のバンク２−０−２−１５
とのデータ転送を可能とし、バンク番号を前記記
憶単位１−０−１−３の数で割つた剰余が同じで
あるバンクを同一の記憶単位に割付けている。前
記バンク２−０−２−１５は連続した番地空間を
形成するように番地付けがなされ、アクセス制御
回路５は主記憶に対するアクセスを制御し、要求
元４は主記憶に対してデータ転送を要求する。

この方式によれば、大きな連続した番地領域を
各サイクルにわたつてアクセスすることが可能で
ある。しかし、例えば要素間距離が前記記憶単位
の個数の約数、または倍数であるような配列要素
データのアクセスにおいては、各アクセスパスで
アクセスできるバンクが固定的に割付けられてい
るため、複数組設けられたアクセスパスの中で使
用されるパスが一部のアクセスパスに片寄り、ア
クセスパスの競合を引起こし、性能低下の要因と
なる。

(3) 発明の目的 本発明の目的は、１つの記憶単位に複数組のア
クセスパスを設けることにより、アクセスパスの
競合による性能低下を防いだ記憶制御方式を提供
することにある。

(4) 発明の構成 本発明の記憶制御方式は、 複数のバンクからなる記憶単位で複数に区分け
された記憶手段と、 この記憶手段の記憶単位と接続する複数組のパ
ス手段と、 これらのパス手段を介して同時に複数のバンク
をアクセスするアクセス手段と、 このアクセス手段に対して同時に前記記憶手段
の複数のバンクに対するデータ転送を要求する要
求手段と、 前記アクセス手段から、前記記憶単位が有する
複数組のパスと、該パスの組でアクセスできるバ
ンクグループの組合わせを決定する制御情報を送
出する送出手段とを含むことを特徴とする。

次に本発明について図面を参照して詳細に説明
する。

第３図を参照とする本発明の一実施例におい
て、主記憶は記憶単位１−０′および１−１′で構
成され、記憶単位１−０′はアクセスパス１０１
−０，１０１−１、および１０１−２を介して、
また記憶単位１−１′はアクセスパス１０１−３，
１０１−４および１０１−５を介してアクセス制
御回路５′と接続されている。アクセス制御回路
５′は結線１０２により要求元４′と接続されてい
る。前記結線１０２では前記要求元４′から前記
アクセス制御回路５′に送出されるアクセス要求
信号、アクセス要求番地、主記憶に対する書込デ
ータ、アクセス制御信号、ならびに前記アクセス
制御回路５′から前記要求元４′に送出される応答
信号、主記憶からの読出しデータが伝送される。
前記アクセスパス１０１−０，１０１−１，１０
１−３、および１０１−４では前記アクセス制御
回路５′から前記記憶単位１−０′または１−１′
に送出されるアクセス要求信号、アクセス要求番
地、主記憶に対する書込データ、ならびに前記記
憶単位１−０′または１−１′から前記アクセス制
御回路に送出される応答信号、主記憶からの読出
しデータが伝送される。前記アクセスパス１０１
−２，１０１−５では前記アクセス制御回路５′
から前記記憶単位１−０′または１−１′に送出さ
れるアクセス制御信号が伝送される。前記記憶単
位１−０′はバンクグループ２−０′，２−２′，
２−４′および２−６′から構成され、また前記記
憶単位１−１′はバンクグループ２−１′，２−
３′，２−５′，２−７から構成されており、第５
図に示すようにそれぞれのバンクグループ２−
０′ないし２−７′には８で割つた時に剰余の等し
いバンク番号を持つたバンクが含まれ、第６図に
示すようにバンク番号順に番地付けがなされてい
る。本実施例では説明を簡単にするために１つの
バンクグループには２つのバンクが含まれるもの
とする。各記憶単位内の制御回路３−０′および
３−１′は各記憶単位に接続されている前記パス
１０１−０−１０１−３と各記憶単位内の前記バ
ンクグループ２−０′−２−７′との間のアクセス
番地、書込データ、読出しデータ等の転送を制御
する回路であり、前記制御回路３−０′は前記パ
ス１０１−０、および１０１−１と前記バンクグ
ループ２−０′，２−２′，２−４′および２−
６′との間の制御を、前記制御回路３−１′は前記
パス１０１−２、および１０１−３と前記バンク
グループ２−１′，２−３′，２−５′、および２
−７′との間の制御を行なう。

第４図を参照すると、前記記憶単位１−０′お
よび１−１′は、バンクグループ２−０′，２−
２′，２−４′および２−６′またはバンクグルー
プ２−１′，２−３′，２−５′および２−７′、ア
クセス番地と書込みデータを伝送するパス１０１
−０、および１０１−１、または１０１−３、お
よび１０１−４、読出しデータのパス２０５−
０、および２０５−１を有している。線１０１−
２または１０１−５からは制御信号が供給されて
制御回路１５に導かれる。制御信号１５は記憶単
位を制御する回路で、結線２０７を介して切替回
路１２−０および１２−１に、また結線２０８を
介して１３−０および１３−１に制御信号を供給
している。切替回路１２−０および１２−１は結
線２０７の論理値に応答して線１０１−０を介し
て供給されるアクセス番地、書込みデータと線１
０１−１を介して供給されるアクセス番地および
書込みデータを選択し、それぞれ結線２０２−０
および２０２−１を介して前記バンクグループ２
−２′または２−３′および２−４′または２−
５′に供給される。ここで、例えば、前記切替回
路１２−０で結線１０１−０を介して供給される
情報を選択している時には、前記切替回路１２−
１では結線１０１−１を介して供給される情報を
選択するように前記切替回路１２−０と前記切替
回路１２−１は結線１０１−０を介して供給され
る情報と結線１０１−１を介して供給される情報
を排他的に選択するように構成される。切替回路
１３−０および１３−１も前記切替回路１２−０
と前記切替回路１２−１と同様に、結線２０３−
１により供給される読出しデータと線２０３−２
を介して供給される読出しデータとを結線２０８
の論理値により排他的に選択し、それぞれ結線２
０４−０および結線２０４−１を介して切替回路
１４−０および１４−１に供給される。切替回路
１４−０は線１０１−０により供給されるアクセ
ス番地の１ビツトに応答して結線２０３−０を介
して供給される読出しデータと結線２０４−０を
介して供給される読出しデータとを選択する。ま
た切替回路１４−１は結線２０４−１を介して供
給される読出しデータと結線２０３−３を介して
供給される読出しデータとを線１０１−１を介し
て与えられるアクセス番地の１ビツトに応答して
選択する。選択された値は線１０１−０および１
０１−１、または１０１−３および１０１−４の
パスの組で読出しデータが第３図における前記ア
クセス制御回路５′に供給される。

次に本発明の一実施例の動作について詳細に説
明する。

まず要求元４′から読出し要求があつた場合に
は、要求信号と要求番地、およびベクルトルデー
タの要素間距離などを制御情報が線１０２を介し
てアクセス制御回路５′に送出される。ここで前
記要求番地が０番地で、前記要素間距離が１の
時、すなわち主記憶の０番地から連続して格納さ
れているようなベクルトデータを読出す時には前
記アクセス制御回路５′で要求信号を線１０１−
０，１０１−１，１０１−３，１０１−４から記
憶単位１−０′および１−１′に送出するように制
御する。また前記アクセス制御回路５′は、要求
番地を前記１０１−０，１０１−１，１０１−
３、および１０１−４からそれぞれ０番地、２番
地、１番地および３番地に対応する番地情報が、
次のサイクルで４番地、６番地、５番地、７番地
に対応する番地情報というように前記記憶単位１
−０′および１−１′に送出する。切替回路１２−
０，１２−１，１３−０、および１３−１の切替
信号などの制御情報は結線１０１−２および１０
１−５を介して前記アクセス制御回路から前記記
憶単位１−０′および１−１′に送出される。それ
ぞれの記憶単位では前記要求信号、前記番地情
報、および前記切替信号を受取ると、バンクグル
ープ０からは線１０１−０を介して供給されるア
ドレス情報から０番地および１番地に相当する番
地に格納されているデータを読出し、さらに切替
回路１４−０を介して線１０１−０および１０１
−３から０番地、および１番地に格納されている
データが読出される。この場合は線１０１−０か
ら０番地に相当する番地情報が供給されているた
め、前記切替回路１４−０は線２０３−０により
供給されるデータを選択する。２番地および３番
地はバンクグループ２およびバンクグループ３に
含まれており、線１０１−１からは２番地および
３番地に相当する番地情報が供給され、切替回路
１２−１は線１０１−１を介して供給される番地
情報が選択されるよう制御回路１５で切替信号を
生成する。バンク１−４′または２−５′から２番
地、および３番地に格納されているデータが読出
されると切替回路１３−１および１４−１を介し
て線１０１−１および１０１−４から２番地およ
び３番地に格納されているデータが読出される。
前記切替回路１３−１から線２０５を介して与え
られる切替信号２０８は、前記切替回路１２−１
の切替信号２０７を遅延させ、バンク２−４′ま
たは２−５′から読出されたデータが線２０３−
２に出力されるタイミングで線２０８に出力させ
るよう制御する。前記切替回路１４−１は、前記
線１０１−１を介して２番地および３番地に相当
する番地情報が供給されているため、線２０４−
１で供給されるデータが供給される。線１０１−
０，１０１−１，１０１−３，１０１−４から読
出されたデータは前記アクセス制御回路５′、お
よび線１０２を介して要求元４′に返される。

次に要求番地が０番地で要素間距離が４である
ようなデータの読出しについて説明する。要求元
４′からアクセス制御回路５′への転送は前例と同
様に行なわれ、前記アクセス制御回路５′は線１
０１−０と１０１−１から記憶単位１−０′に要
求信号、要求番地、および制御情報を送出するよ
う制御し、線１０１−０および１０１−１からは
それぞれ０番地および４番地に対応する番地情報
が送出される。記憶単位１−０′での動作は、０
番地のデータの読出しは前例における動作と同様
であるので割愛し、４番地のデータの読出しにつ
いて説明する。４番地に相当する番地情報が線１
０１−１から供給され、制御情報が線１０１−２
から供給されるが、要素間距離が４の倍数の時に
は切替回路１２−０および１２−１の切替信号の
論理値が、要奏間距離が４の倍数でない時、例え
ば、前例のような時と逆になるように前記アクセ
ス制御回路５′で制御して、前記記憶単位１−０
に結線１０１−２を介して供給される。したがつ
て、要素間距離が４の時には、切替回路１２−０
は線１０１−１を介して供給される番地情報が選
択され、バンクグループ２−２′からは４番地に
格納されているデータが読出され、切替回路１３
−１で線２０３−１を介して供給されるデータ選
択し、さらに線１０１−１を介して供給される番
地情報で切替回路１４−１で線１０１−１を介し
て供給されるデータを選択することにより線１０
１−１から４番地に格納されているデータが読出
され、アクセス制御回路４を介して要求元４′に
読出しデータが返される。

要求元４′から書込み要求があつた場合には、
要求信号、要求番地、および制御情報に加えて書
込みデータがアクセス制御回路５′を介して記憶
単位１−０および１−１に送られ、読出しデータ
が前記アクセス制御回路５′および前記要求元
４′に戻つて来ないことを除いて読出し要求時と
同様の動作が行なわれる。

(7) 発明の効果 本発明には、１つの記憶単位に対して複数組の
アクセスパスを設け、該アクセスパスと前記記憶
単位内のバンク・グループとの組合せを可変とで
きるように構成することにより、アクセスパスの
競合を減らし、記憶アクセス性能の低下を防ぎ、
大量のデータを毎サイクルにわたつてアクセスす
ることができるという効果がある。

【図面の簡単な説明】

第１図および第２図は従来技術のシステム構成
を示す図、第３図は一実施例を示す図、第４図は
第３図の記憶単位の構成を示す図、第５図はバン
クグループとバンク番号の関係を示す図、および
第６図はバンク番号の関係を示す図である。 第１図から第６図において、１００〜１−３…
…記憶単位、２−０〜２−１５……バンク、３−
０〜３−３……制御部、４……要求元、５……ア
クセス制御回路、１００……結線、１−０′，１
−１′……記憶単位、２−０′〜２−７′……バン
クグループ、３−０′，３−１′……制御部、４…
…要求元、５′……アクセス制御回路、１０１−
０〜１０１−５，１０２……結線、１２−０，１
２−１，１３−０，１３−１，１４−０，１４−
１……切替回路、１５……制御回路、２０２−
０，２０２−１，２０３−０〜２０３−３，２０
４−０，２０４−１……結線、２０７，２０８…
…結線。

【特許請求の範囲】

１ 論理的情報の集まりであるセグメントを対象
としてメモリ保護を行なつている情報処理装置に
おいて、データ読み出し、データ書き込み等のア
クセス形態毎にセグメントの全域アクセスが許可
されているか否か並びにセグメントの一部領域ア
クススが許可されているか否かをそれぞれ示すア
クセス権情報、当該セグメントのサイズを示すセ
グメントサイズ情報、および当該セグメントの上
記一部領域のそれぞれ上限、下限アドレス情報が
各セグメント単位で格納されている格納部と、メ
モリアクセスに際し、論理アドレス中のセグメン
ト番号に基づいて上記格納部から該当セグメント
のエントリの内容を読み出す手段と、この手段に
よつて読み出された上記該当セグメントのエリト
リの内容に基づいて現在行なおうとしているメモ
リアクセスが許可されているか否かを判定する手
段とを具備することを特徴とするメモリ保護方
式。 ２ 上記判定手段は、現在行なおうとしているメ
モリアクセスのアクセス形態が、上記アクセス権
情報によつて該当セグメントの全域アクセスを許
可されている場合には、論理アドレス中のセグメ
ント内相対アドレスが該当セグメントのセグメン
トサイズ情報より小さいことをもつて該当するメ
モリアクセスの許可を判定し、上記該当セグメン
トの一部領域アクセスを許可されている場合に