JPS6021625A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS6021625A JPS6021625A JP58130653A JP13065383A JPS6021625A JP S6021625 A JPS6021625 A JP S6021625A JP 58130653 A JP58130653 A JP 58130653A JP 13065383 A JP13065383 A JP 13065383A JP S6021625 A JPS6021625 A JP S6021625A
- Authority
- JP
- Japan
- Prior art keywords
- output
- level
- high level
- circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の出力回路に関するものである。
従来のTTLレベルコンパチブルな半導体装置の出力は
低レベル・・・・・・0■近傍、高レベル・・・・・・
3〜5v近傍と高インピーダンス状態の3状態を取るの
が一般的である。ところで最近の半導体装置にはその半
導体装置機能の自己確認のだめのテスト回路を内臓した
ものがあシ、そのテスト回路起動のだめのテスト論理レ
ベルと通常入力論理レベルとを同一入力回路に共用して
いるものが多い。
低レベル・・・・・・0■近傍、高レベル・・・・・・
3〜5v近傍と高インピーダンス状態の3状態を取るの
が一般的である。ところで最近の半導体装置にはその半
導体装置機能の自己確認のだめのテスト回路を内臓した
ものがあシ、そのテスト回路起動のだめのテスト論理レ
ベルと通常入力論理レベルとを同一入力回路に共用して
いるものが多い。
テスト論理レベルとは通常論理レベルの高レベルよシも
3〜4■程度高いレベルでテスト回路が動作するもので
ある。(以下テスト論理レベル−通常論理レベル+4v
=高高レベルと称す。)しかし前述の様にこれまでの半
導体装置の出力レベルではテスト論理レベルを持つ半導
体装置を直接駆動することは不可能であった。
3〜4■程度高いレベルでテスト回路が動作するもので
ある。(以下テスト論理レベル−通常論理レベル+4v
=高高レベルと称す。)しかし前述の様にこれまでの半
導体装置の出力レベルではテスト論理レベルを持つ半導
体装置を直接駆動することは不可能であった。
本発明の目的はかかる半導体装置を直接駆動出来る半導
体装置の出力回路を提供するものである。
体装置の出力回路を提供するものである。
本発明の一実施例を第1図に示し、Nチャンネル型MO
Sト9ンジスターの場合を例に本発明を説明する。(特
にことわシが無い限シ高レベルー3〜5v近傍、低レベ
ル二〇〜0.5v近傍を言う)1は高電圧を発生する昇
圧回路、3は出力5に嵩高、レベルを出力する事を制御
する信号と、lの昇圧回路の動作開始信号となるもので
金高レベルで高高レベル出力モードになシ昇圧回路が動
作開始となるものとする。2はインバータ、4は出力デ
ータ信号、5は出力端子、6は主電源(本実施例では5
v)、7は出力端子を高インピーダンスにするための信
号で高レベルで出力端子は高インピーダンスになる。8
は切換え回路、9はトランジスタrll r、と′rr
4 p Trllで構成される2NOR回路でその電源
は通常は主電源に、また高高レベル出力の場合は昇圧回
路の出力を電源とする。10はトランジスタTr11
* Tro r ’I’rlOで構成される2NOR回
路でその電源は主電源である。トランジスタTrll+
Trltはインバータ回路である。トランジスタTr
6 * Tr 7は出力用プツシ−・プルエン/1ン
ス型トランジスターでしきい値は一3V程度のトランジ
スターである。
Sト9ンジスターの場合を例に本発明を説明する。(特
にことわシが無い限シ高レベルー3〜5v近傍、低レベ
ル二〇〜0.5v近傍を言う)1は高電圧を発生する昇
圧回路、3は出力5に嵩高、レベルを出力する事を制御
する信号と、lの昇圧回路の動作開始信号となるもので
金高レベルで高高レベル出力モードになシ昇圧回路が動
作開始となるものとする。2はインバータ、4は出力デ
ータ信号、5は出力端子、6は主電源(本実施例では5
v)、7は出力端子を高インピーダンスにするための信
号で高レベルで出力端子は高インピーダンスになる。8
は切換え回路、9はトランジスタrll r、と′rr
4 p Trllで構成される2NOR回路でその電源
は通常は主電源に、また高高レベル出力の場合は昇圧回
路の出力を電源とする。10はトランジスタTr11
* Tro r ’I’rlOで構成される2NOR回
路でその電源は主電源である。トランジスタTrll+
Trltはインバータ回路である。トランジスタTr
6 * Tr 7は出力用プツシ−・プルエン/1ン
ス型トランジスターでしきい値は一3V程度のトランジ
スターである。
III r、のソース電極は主電源に、ゲート電極は2
のインバータの出力、ドレイン電極は高レベル出力側回
路の電源端子としてTr 3 、 T、r6のドレイン
電極とTr、のソース電極に各々接続されている。
のインバータの出力、ドレイン電極は高レベル出力側回
路の電源端子としてTr 3 、 T、r6のドレイン
電極とTr、のソース電極に各々接続されている。
Tr、のドレイン電極は1の昇圧回路の出力と接続され
そのfmは小さく、定電流素子として働くものである。
そのfmは小さく、定電流素子として働くものである。
今本発明の半導体装置を通常レベルで動作させた場合を
考えると、信号3は低レベルにすると昇1圧回路1は動
作は停止してその出力は高インピーダンス状態になって
いるものとする。インバータ2の出力は高レベルでTr
Iは「オン」状態であシTr s r ’rr 6のド
レイン電極には主電源が接続された事になる。次に出力
データ信号4に低レベルが入力されているとTraのゲ
ート電極にはインバータと9の2NOR回路を通じて高
レベルが印加される事にな、!l) 、Tr6はオンし
かつTr7のゲート電極には10の2NOR回路を通じ
て低レベルが印加芒れTr7はオフし、出力5には(主
電源1i圧)(Traのしきい値)の高レベルが得られ
る。この時信号7は低レベルにしておく事が必要である
。
考えると、信号3は低レベルにすると昇1圧回路1は動
作は停止してその出力は高インピーダンス状態になって
いるものとする。インバータ2の出力は高レベルでTr
Iは「オン」状態であシTr s r ’rr 6のド
レイン電極には主電源が接続された事になる。次に出力
データ信号4に低レベルが入力されているとTraのゲ
ート電極にはインバータと9の2NOR回路を通じて高
レベルが印加される事にな、!l) 、Tr6はオンし
かつTr7のゲート電極には10の2NOR回路を通じ
て低レベルが印加芒れTr7はオフし、出力5には(主
電源1i圧)(Traのしきい値)の高レベルが得られ
る。この時信号7は低レベルにしておく事が必要である
。
次に高高レベルを出力する場合を考えると、信号3に高
レベルを印加すると昇圧回路が動作し、その出力には高
電圧が得られる。さらにインバータ2の出力は低レベル
にあるのでTrIのゲート電極は低レベル、ソース電極
に主電源電圧がバイアスされているためTrlはオフす
る。そして’rr、。
レベルを印加すると昇圧回路が動作し、その出力には高
電圧が得られる。さらにインバータ2の出力は低レベル
にあるのでTrIのゲート電極は低レベル、ソース電極
に主電源電圧がバイアスされているためTrlはオフす
る。そして’rr、。
Traのドレイン電極にはTrtを通して昇圧回路1で
発生した高電圧電蝕が接続された事になり、この時出力
データ4には低レベルが入力されているとTr6のゲー
ト電極にはインバータと9のzNOR回路(高置レベル
出力)を通じて高高レベルが印加されておシかつTr、
のゲート電極には1oの2NOR回路を通じて低レベル
が印加されTr6はオンTr、はオフして出力5には(
昇圧回路出力電圧) (Traのしきい値)の高高レベ
ルが得られる。もち論高尚レベルの電流容量は昇圧回路
の能力によるものである。
発生した高電圧電蝕が接続された事になり、この時出力
データ4には低レベルが入力されているとTr6のゲー
ト電極にはインバータと9のzNOR回路(高置レベル
出力)を通じて高高レベルが印加されておシかつTr、
のゲート電極には1oの2NOR回路を通じて低レベル
が印加されTr6はオンTr、はオフして出力5には(
昇圧回路出力電圧) (Traのしきい値)の高高レベ
ルが得られる。もち論高尚レベルの電流容量は昇圧回路
の能力によるものである。
以」二説明した様に本発明の半導体装置によれは出力を
高レベル、低レベル、高高レベルと、高インピーダンス
状態と4つの状態を容易に得る事が可能となシ、テスト
論理入力レベルを持つ半導体装置を直接、駆動出来る半
導体装置を提供するものである。
高レベル、低レベル、高高レベルと、高インピーダンス
状態と4つの状態を容易に得る事が可能となシ、テスト
論理入力レベルを持つ半導体装置を直接、駆動出来る半
導体装置を提供するものである。
なを上記実施例ではNチャンネル型MO8)ランシスタ
ーで説明しだがPチャンネル型MOSトランジスター、
CMO8トランジスターについても、さらに同じ働きを
するバイポーラ型トランジスターについても同様に適用
出来る事はもちろんである。
ーで説明しだがPチャンネル型MOSトランジスター、
CMO8トランジスターについても、さらに同じ働きを
するバイポーラ型トランジスターについても同様に適用
出来る事はもちろんである。
第1図は本発明の一実施例による半導体装置の出力回路
図を示す。 なを図中1・・・・・・昇圧回路、2・・・・・・イン
バータ、3・・・・・・高高レベル出力制御信号、4・
・・・・・出力データ信号、5・−・・・・出力端子、
6・・・・・・主電源、7・・・・・−出力高インピー
ダンス制御信号、8・・・・−・電源切換回路、9・・
・・・・2NOR回路、1o・・・・・・2NOR回路
TrITr2 ’rr3’rr8’rr、、 ”””デ
ィプレッジ、sン型MO8)ランシスター、T、4’r
r、 ’rr。 ’rr7 ’rr、’r、、T(,2=−・xンハ:y
y、fJMO8トランジスター。 代理人 弁理士 内 原 1・′ 。 ′・、ノー
図を示す。 なを図中1・・・・・・昇圧回路、2・・・・・・イン
バータ、3・・・・・・高高レベル出力制御信号、4・
・・・・・出力データ信号、5・−・・・・出力端子、
6・・・・・・主電源、7・・・・・−出力高インピー
ダンス制御信号、8・・・・−・電源切換回路、9・・
・・・・2NOR回路、1o・・・・・・2NOR回路
TrITr2 ’rr3’rr8’rr、、 ”””デ
ィプレッジ、sン型MO8)ランシスター、T、4’r
r、 ’rr。 ’rr7 ’rr、’r、、T(,2=−・xンハ:y
y、fJMO8トランジスター。 代理人 弁理士 内 原 1・′ 。 ′・、ノー
Claims (1)
- 高レベル出力側回路の電源に主電源電圧以上の高電圧を
発生する昇圧回路と該回路出力と主電源とを切換える回
路とを具備し出力回路の電源を切換えによって高レベル
出力のレベル2種類を任意に選べることを特徴とする出
力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58130653A JPS6021625A (ja) | 1983-07-18 | 1983-07-18 | 出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58130653A JPS6021625A (ja) | 1983-07-18 | 1983-07-18 | 出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6021625A true JPS6021625A (ja) | 1985-02-04 |
Family
ID=15039391
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58130653A Pending JPS6021625A (ja) | 1983-07-18 | 1983-07-18 | 出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6021625A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH025937U (ja) * | 1988-06-27 | 1990-01-16 | ||
US6777986B2 (en) | 1994-11-15 | 2004-08-17 | Renesas Technology Corp. | Data output circuit with reduced output noise |
-
1983
- 1983-07-18 JP JP58130653A patent/JPS6021625A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH025937U (ja) * | 1988-06-27 | 1990-01-16 | ||
JPH0625064Y2 (ja) * | 1988-06-27 | 1994-06-29 | 横河電機株式会社 | 多値論理ドライバ |
US6777986B2 (en) | 1994-11-15 | 2004-08-17 | Renesas Technology Corp. | Data output circuit with reduced output noise |
US6975147B2 (en) | 1994-11-15 | 2005-12-13 | Renesas Technology Corp. | Data output circuit with reduced output noise |
US7250796B2 (en) | 1994-11-15 | 2007-07-31 | Renesas Technology Corp. | Semiconductor device including an output circuit having a reduced output noise |
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