JPS60211985A - 差動回路装置 - Google Patents
差動回路装置Info
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- JPS60211985A JPS60211985A JP6848684A JP6848684A JPS60211985A JP S60211985 A JPS60211985 A JP S60211985A JP 6848684 A JP6848684 A JP 6848684A JP 6848684 A JP6848684 A JP 6848684A JP S60211985 A JPS60211985 A JP S60211985A
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- gate electrode
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- 238000000034 method Methods 0.000 abstract description 11
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- 238000005530 etching Methods 0.000 abstract description 3
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は差動回路装置に関し、特に、半絶縁性ヒ化ガリ
ウム基板上に形成されたショットキー接合型電界効果ト
ランジスタでなる差動型論理回路に関する。
ウム基板上に形成されたショットキー接合型電界効果ト
ランジスタでなる差動型論理回路に関する。
ヒ化ガリウム基板上に多数の７．、トキー接合型電界効
果トランジスタ（以下、単にＦＥＴという）ｔ−形成し
たモノリジ、り集積回路は、ヒ化ガリウムの高電子移動
度に起因する高速性から、特に超高速論理回路において
注目されている。
果トランジスタ（以下、単にＦＥＴという）ｔ−形成し
たモノリジ、り集積回路は、ヒ化ガリウムの高電子移動
度に起因する高速性から、特に超高速論理回路において
注目されている。
一方、ヒ化ガリウムを用いたＦＦ３Ｔにおいては、ＦＢ
Ｔのしきい値電圧ＶＴの製造ばらつきが大きく、このＶ
Ｔのばらつきは、論理ゲート回路における論理しきい値
のばらつきに直接影響を及ぼし、歩留シ低下の最大の原
因となる。従って、原理的に論理しきい値にＶＴを含ま
ないように論理ゲート回路を設計するのが好ましく、こ
の目的のために、ＶＴばらつきに強い差動型論理ゲート
回路が製造歩留Ｄｅ確保する上で有望視され、広く使用
され始めている。
Ｔのしきい値電圧ＶＴの製造ばらつきが大きく、このＶ
Ｔのばらつきは、論理ゲート回路における論理しきい値
のばらつきに直接影響を及ぼし、歩留シ低下の最大の原
因となる。従って、原理的に論理しきい値にＶＴを含ま
ないように論理ゲート回路を設計するのが好ましく、こ
の目的のために、ＶＴばらつきに強い差動型論理ゲート
回路が製造歩留Ｄｅ確保する上で有望視され、広く使用
され始めている。
差動型論理回路においても、ＧａＡｓ ＦＥＴの高速性
を生かした高速化設計を行う事が極めて重要である事は
言うまでもない。一般に、差動型論理回路における速度
特性は、負荷抵抗とＦＥＴそのものの容量とによシ定ま
る時定数によりほぼ決定され１例えば負荷抵抗を増加せ
しめる故に、与えられたデバイス特性のもとて高速化を
図るには負荷抵抗値を低減し、時定数の軽減を図る方法
が有利である。
を生かした高速化設計を行う事が極めて重要である事は
言うまでもない。一般に、差動型論理回路における速度
特性は、負荷抵抗とＦＥＴそのものの容量とによシ定ま
る時定数によりほぼ決定され１例えば負荷抵抗を増加せ
しめる故に、与えられたデバイス特性のもとて高速化を
図るには負荷抵抗値を低減し、時定数の軽減を図る方法
が有利である。
しかしながら、前述の如く、半導体装置においてはデバ
イスパラメータの製造ばらつき（例えば、ＶＴばらつき
）に対しても、十分余裕を有し適切な製造歩留υを保つ
事が極めて重要であり、従って差動型論理回路も十分な
雑音余裕を有する必要がある。与えられたデバイスパラ
メータ及び回路電流のもとて雑音余裕を増大せしめるに
は、負荷抵抗を増加し、論理振幅全増加させる必要があ
るが、この事は前述した高速化条件に全く相反する。
イスパラメータの製造ばらつき（例えば、ＶＴばらつき
）に対しても、十分余裕を有し適切な製造歩留υを保つ
事が極めて重要であり、従って差動型論理回路も十分な
雑音余裕を有する必要がある。与えられたデバイスパラ
メータ及び回路電流のもとて雑音余裕を増大せしめるに
は、負荷抵抗を増加し、論理振幅全増加させる必要があ
るが、この事は前述した高速化条件に全く相反する。
本発明の目的は、雑音余裕全低下することなく動作速度
を改善したショットキー接合型ＦＥＴによる差動回路装
置を提供することにある。
を改善したショットキー接合型ＦＥＴによる差動回路装
置を提供することにある。
本発明は、差動回路装置に使用されるショットキー接合
型ＦＥＴに、ソース・ゲート間距離よりもドレイン・ゲ
ート間距離の方が大きい非対称ゲート電極構造のものを
使用したことを特徴とする。
型ＦＥＴに、ソース・ゲート間距離よりもドレイン・ゲ
ート間距離の方が大きい非対称ゲート電極構造のものを
使用したことを特徴とする。
以下、図面を参照しながら本発明をよシ詳細に説明しよ
う。
う。
第１図は本発明の一実施例を示す等価回路図であシ、１
および２とは差動スイッチを構成するショットキー接合
型電界効果トランジスタである。
および２とは差動スイッチを構成するショットキー接合
型電界効果トランジスタである。
それぞれのドレインには負荷抵抗１４．１５が接続され
、それらの出力はバッファ回路を構成するソース７オロ
アＦＥＴ３．４に供給される。Ｆ’ＥＴ５．８および９
は電流源として動作し、これらはディプレー７シヨン型
を用いているため、そのゲートとソースとは短絡されて
いる。ダイオード６および７は出力電位レベル整合用の
レベルシフトダイオードであシ本例ではＦＥＴと同一工
程で形成されるショットキー接合特性を使っている。入
力信号は第１の入力端子１２に供給され、第２の入力端
子１３には例えば基準となる信号電圧が供給される。１
６は差動スイッチ部のＮＯＲ出力節点、１７はＯＦＬ出
力節点であり、これらＯＲ及びＮＯＲ出力はレベルシフ
トされて出方端子１８゜１９から得られる。１０と１１
とは電源端子である０ 第１図において、入力端子１に矩形波パルスが入力した
状態でのＮｏ几比出力節点１６電位立下９時間１（は第
一次近似では次の様に表わせる。
、それらの出力はバッファ回路を構成するソース７オロ
アＦＥＴ３．４に供給される。Ｆ’ＥＴ５．８および９
は電流源として動作し、これらはディプレー７シヨン型
を用いているため、そのゲートとソースとは短絡されて
いる。ダイオード６および７は出力電位レベル整合用の
レベルシフトダイオードであシ本例ではＦＥＴと同一工
程で形成されるショットキー接合特性を使っている。入
力信号は第１の入力端子１２に供給され、第２の入力端
子１３には例えば基準となる信号電圧が供給される。１
６は差動スイッチ部のＮＯＲ出力節点、１７はＯＦＬ出
力節点であり、これらＯＲ及びＮＯＲ出力はレベルシフ
トされて出方端子１８゜１９から得られる。１０と１１
とは電源端子である０ 第１図において、入力端子１に矩形波パルスが入力した
状態でのＮｏ几比出力節点１６電位立下９時間１（は第
一次近似では次の様に表わせる。
ｔｆ＞ ２．２ Ｒｔ、 （Ｏｇｄｌ＋Ｏｇｄ４） （
１）上式（１）において、ＲＬは負荷抵抗１４の抵抗値
でおシ、ＯｇｄｌとＯｇｄ４とはＦＥＴＩ及び４のゲー
ト・ドレイン間帰還容量である。故に、ｔｆを低減し、
高速化を実現するためには、Ｒｔ、ｉ低減するか、又は
、Ｏｇｄｔおよび／又はＯｇｄ４’ｆｅ低減する必要が
ある。一般に、回路電流が与えられた場合、各ＦＦ１Ｔ
のゲート幅絶対値、及びゲート幅比は高速化の見地から
最適化され一意的に定まる。例えば、ＦＢＴＩとＦＥＴ
４とのゲート幅比は２〜３程度が最適でらる。従って式
（１）における容量値はゲート幅では調整し得すデバイ
ス構造によシ決定される。
１）上式（１）において、ＲＬは負荷抵抗１４の抵抗値
でおシ、ＯｇｄｌとＯｇｄ４とはＦＥＴＩ及び４のゲー
ト・ドレイン間帰還容量である。故に、ｔｆを低減し、
高速化を実現するためには、Ｒｔ、ｉ低減するか、又は
、Ｏｇｄｔおよび／又はＯｇｄ４’ｆｅ低減する必要が
ある。一般に、回路電流が与えられた場合、各ＦＦ１Ｔ
のゲート幅絶対値、及びゲート幅比は高速化の見地から
最適化され一意的に定まる。例えば、ＦＢＴＩとＦＥＴ
４とのゲート幅比は２〜３程度が最適でらる。従って式
（１）における容量値はゲート幅では調整し得すデバイ
ス構造によシ決定される。
一方、歩留りに寄与する雑音余裕を定める論理振幅ＶＬ
８は次式で表わせる。
８は次式で表わせる。
Ｖｔ、ｓ ＝ ＲＬ ＩＯ（２）
上式において、ＩＯは第１図における電流源ＦＥＴ５の
ドレイン飽和電流として与えられる回路電流である。故
に、論理振幅Ｖｔ、ａを増大させ歩留Ｄ’に向上せしめ
るにはＲＬｋ増加する必要があシ、上述の高速化条件と
全く相反する。
ドレイン飽和電流として与えられる回路電流である。故
に、論理振幅Ｖｔ、ａを増大させ歩留Ｄ’に向上せしめ
るにはＲＬｋ増加する必要があシ、上述の高速化条件と
全く相反する。
以上の様に、適切な歩留Ｄｅ得るために負荷抵抗値には
ある値以下には軽減し得す、従って、ＦＥＴのゲート・
ドレイン間帰還容量Ｏｇｄ’ｚ低減しなければ、速度特
性の向上は実現し得ない事は明白である。又、前述の様
に、ＦＥＴのゲート幅は、回路の最適化条件から一意的
に定まるため、Ｏｇｄの低減はデバイス構造に起因する
単位ゲート幅当りのＯｇｄ ｋ低減する必要がある事も
明白である０ ヒ化ガリウム基板上に形成された従来構造を有するＭＥ
Ｓ ＦＥＴのデバイスパラメータ製造ばらつきは無視し
得す、従って、他ゲート回路に比べばらつきに強い差動
型論理ゲート回路においても、上述の様に適正歩留シを
得るためには速度特性を犠牲にして負荷抵抗を大きく取
る必要があり、実用上極めて重大な問題であった。従っ
て、デバイスパラメータ製造ばらつきを許容し適正歩留
シを保ちつつ、高速化を図るためにはデバイス構造に起
因するＦＥＴのゲートドレイン間帰還容ｉｋ低減する方
法が必ず必要である。
ある値以下には軽減し得す、従って、ＦＥＴのゲート・
ドレイン間帰還容量Ｏｇｄ’ｚ低減しなければ、速度特
性の向上は実現し得ない事は明白である。又、前述の様
に、ＦＥＴのゲート幅は、回路の最適化条件から一意的
に定まるため、Ｏｇｄの低減はデバイス構造に起因する
単位ゲート幅当りのＯｇｄ ｋ低減する必要がある事も
明白である０ ヒ化ガリウム基板上に形成された従来構造を有するＭＥ
Ｓ ＦＥＴのデバイスパラメータ製造ばらつきは無視し
得す、従って、他ゲート回路に比べばらつきに強い差動
型論理ゲート回路においても、上述の様に適正歩留シを
得るためには速度特性を犠牲にして負荷抵抗を大きく取
る必要があり、実用上極めて重大な問題であった。従っ
て、デバイスパラメータ製造ばらつきを許容し適正歩留
シを保ちつつ、高速化を図るためにはデバイス構造に起
因するＦＥＴのゲートドレイン間帰還容ｉｋ低減する方
法が必ず必要である。
以上のことから、本発明では第１図に示したＦＥＴＩ乃
至４に第２図の構造のものを使用している。
至４に第２図の構造のものを使用している。
第２図において、半絶縁性ヒ化ガリウム基板１０には選
択イオン注入等の方法でＦＥＴの活性層が形成され、又
蒸着及び選択エツチング等の方法でソース電極を形成す
るオーム性金属化層２０及びドレイン電極を構成するオ
ーム性金属化層３０が形成されている。更に、ゲート電
極４０は写真蝕刻技術等に依シ、ソース電極２０とゲー
ト電極４０との間隔Ｌｓｇに対し、ドレイン電極３０と
ゲート電極４０との間隔ＬｄｇがＬｓｇ＜玩ｇとなるよ
う非対称な位置関係を有して形成されている。又、誘電
体層５０がスバ、り後の選択エツチング等の方決で形成
され、更に、ソース電極オーム性金属化層２０及びドレ
イン電極オーム性金属化層３０の−主表面上には選択メ
ッキ等の方法で、第二層金属化層６０が形成される。こ
の第二層金属化層６０は、第一図の回路における配線を
も形成する。
択イオン注入等の方法でＦＥＴの活性層が形成され、又
蒸着及び選択エツチング等の方法でソース電極を形成す
るオーム性金属化層２０及びドレイン電極を構成するオ
ーム性金属化層３０が形成されている。更に、ゲート電
極４０は写真蝕刻技術等に依シ、ソース電極２０とゲー
ト電極４０との間隔Ｌｓｇに対し、ドレイン電極３０と
ゲート電極４０との間隔ＬｄｇがＬｓｇ＜玩ｇとなるよ
う非対称な位置関係を有して形成されている。又、誘電
体層５０がスバ、り後の選択エツチング等の方決で形成
され、更に、ソース電極オーム性金属化層２０及びドレ
イン電極オーム性金属化層３０の−主表面上には選択メ
ッキ等の方法で、第二層金属化層６０が形成される。こ
の第二層金属化層６０は、第一図の回路における配線を
も形成する。
次に、本実施例の差動型インバータにおける改善の効果
について説明する。従来技術による差動型論理回路を含
む半導体装置においては、前述の電極間間隔ＬＳｇおよ
びＬｄｇが等しい（Ｌｓｇ＝Ｌｄｇ）構造を有するＦＥ
Ｔが使用されている。通常、ＦＥＴの伝達コンダクタン
スｇｍに対する寄生ソース抵抗の悪影響を軽減するため
、Ｌｓｇは１μｍ以下（例えば０．２〜０．４μｍ程度
）の極めて小さな値に設定される。ＬｓｇはＦＥＴのｇ
ｍ向上のため更に、減少される傾向にある。
について説明する。従来技術による差動型論理回路を含
む半導体装置においては、前述の電極間間隔ＬＳｇおよ
びＬｄｇが等しい（Ｌｓｇ＝Ｌｄｇ）構造を有するＦＥ
Ｔが使用されている。通常、ＦＥＴの伝達コンダクタン
スｇｍに対する寄生ソース抵抗の悪影響を軽減するため
、Ｌｓｇは１μｍ以下（例えば０．２〜０．４μｍ程度
）の極めて小さな値に設定される。ＬｓｇはＦＥＴのｇ
ｍ向上のため更に、減少される傾向にある。
一方、ゲート・ドレイン間距離Ｌｄｇも、Ｌｓｇと等し
く１μｍ以下の小さな値を有している。このような状態
にあっては、活性層の有する接合容量と共に電極間に発
生する寄生浮遊容量も又無視し得ない。これ等の、容量
値はＬｓｇ、 Ｌｄｇを増加させる事によシ軽減し得る
が、上述の様にＬｓｇの増大に伴ない寄生ンース抵抗が
増大しＦＥＴの伝達コンダクタンス２亀ヲ著しく劣化さ
せる。
く１μｍ以下の小さな値を有している。このような状態
にあっては、活性層の有する接合容量と共に電極間に発
生する寄生浮遊容量も又無視し得ない。これ等の、容量
値はＬｓｇ、 Ｌｄｇを増加させる事によシ軽減し得る
が、上述の様にＬｓｇの増大に伴ない寄生ンース抵抗が
増大しＦＥＴの伝達コンダクタンス２亀ヲ著しく劣化さ
せる。
従って、Ｌｓｇ ＝ Ｌｄｇとする従来技術に依れば、
ＦＥＴの伝達コンダクタンスを劣化させずに、ゲート・
ドレイン間容量Ｏｇｄ ’ｉ低減し、ひいては、高速性
を犠牲とせず適正歩留Ｄｋ得る事のできる差動型論理回
路を含む半導体装置全提供し得ない事は明らかである。
ＦＥＴの伝達コンダクタンスを劣化させずに、ゲート・
ドレイン間容量Ｏｇｄ ’ｉ低減し、ひいては、高速性
を犠牲とせず適正歩留Ｄｋ得る事のできる差動型論理回
路を含む半導体装置全提供し得ない事は明らかである。
一方、第２図において説明した様に、本実施例に依るＦ
ＥＴにおいては、Ｌｓｇ ＜ Ｌｄｇとなる様設定され
ている。故に上述の様に、伝達コンダクタンス２田ヲ劣
化させぬ様Ｌｓｇは１μｍ以下の小さな値に保ちつつＬ
ｄｇは増加させ、Ｏｇｄを軽減し得る事は明白である。
ＥＴにおいては、Ｌｓｇ ＜ Ｌｄｇとなる様設定され
ている。故に上述の様に、伝達コンダクタンス２田ヲ劣
化させぬ様Ｌｓｇは１μｍ以下の小さな値に保ちつつＬ
ｄｇは増加させ、Ｏｇｄを軽減し得る事は明白である。
又、Ｏｇｄの軽減により、式（１）に示した如く、本実
施例の差動インバータ速度特性を容易に改善し得る事は
明らかである。逆に、速度特性を同一に保ちつつ、負荷
抵抗値Ｒｔ、 ’ｆｃ増加し従って論理振幅を増大させ
雑音余裕を更に増大せしめる事も容易である。
施例の差動インバータ速度特性を容易に改善し得る事は
明らかである。逆に、速度特性を同一に保ちつつ、負荷
抵抗値Ｒｔ、 ’ｆｃ増加し従って論理振幅を増大させ
雑音余裕を更に増大せしめる事も容易である。
以上の様に、本発明によれば、差動型回路を有する半導
体装置において、歩留夛を低下せしめる事なく容易に、
高速化を達成し得る事は明らかである。又、本発明が、
多数の差動型インバータによシ構成される、よυ複雑な
論理機能を有する集積化論理回路をはじめ、アナログ信
号を取り扱う差動型増幅器においても有効である事は明
白である０ 更に本発明は、ゲート近傍に高濃度活性層を形成したＦ
ＥＴ１含む差動型論理回路を有する半導体装置に対して
も有効である。即ち、ソース側高濃度層とゲート電極間
距離に比べ、ドレイン側高濃度層とゲート電極間距離を
大きく設定した非対称構造を用いる事によｐｌ ゲート
ドレイン問答量を軽減し得る事は明らかである。
体装置において、歩留夛を低下せしめる事なく容易に、
高速化を達成し得る事は明らかである。又、本発明が、
多数の差動型インバータによシ構成される、よυ複雑な
論理機能を有する集積化論理回路をはじめ、アナログ信
号を取り扱う差動型増幅器においても有効である事は明
白である０ 更に本発明は、ゲート近傍に高濃度活性層を形成したＦ
ＥＴ１含む差動型論理回路を有する半導体装置に対して
も有効である。即ち、ソース側高濃度層とゲート電極間
距離に比べ、ドレイン側高濃度層とゲート電極間距離を
大きく設定した非対称構造を用いる事によｐｌ ゲート
ドレイン問答量を軽減し得る事は明らかである。
第１図は本発明の一実施例を示す差動インバータ回路の
等価回路図であり、第２図は第１図に示されたＦＦ３Ｔ
１乃至４のデバイ頂構造を示す断面図である。 １〜５，８．９・・・・・・ＦＢＴ、６．７・旧・・ダ
イオード、１４．１５・・・・・・抵抗、１２．１３・
旧・・入力端子、１８．１９・・・・・・出力端子、１
０・旧・・半絶縁性ヒ化ガリウム基板、２０・・・・・
・ソース電極、３０・・・・・・ドレイン電極、４０・
・・・・・ショットキーゲート電極、５０・・・・・・
誘電体層、６０・・・・・・金属導体。 第１図 １０ ３θ 第２図
等価回路図であり、第２図は第１図に示されたＦＦ３Ｔ
１乃至４のデバイ頂構造を示す断面図である。 １〜５，８．９・・・・・・ＦＢＴ、６．７・旧・・ダ
イオード、１４．１５・・・・・・抵抗、１２．１３・
旧・・入力端子、１８．１９・・・・・・出力端子、１
０・旧・・半絶縁性ヒ化ガリウム基板、２０・・・・・
・ソース電極、３０・・・・・・ドレイン電極、４０・
・・・・・ショットキーゲート電極、５０・・・・・・
誘電体層、６０・・・・・・金属導体。 第１図 １０ ３θ 第２図
Claims (1)
- 差動型式に接続された一対のシ、ツキー接合凰電界効果
トランジスタと負荷抵抗とを有する差動回路装置におい
て、前記ジョツキ−接合型電界効果トランジスタは、ゲ
ート・ソース電極間に比してゲート・ドレイン電極間距
離が大きい非対称ゲート電極構造を有していることを特
徴とする差動回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6848684A JPS60211985A (ja) | 1984-04-06 | 1984-04-06 | 差動回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6848684A JPS60211985A (ja) | 1984-04-06 | 1984-04-06 | 差動回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60211985A true JPS60211985A (ja) | 1985-10-24 |
Family
ID=13375060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6848684A Pending JPS60211985A (ja) | 1984-04-06 | 1984-04-06 | 差動回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211985A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376812A (en) * | 1989-04-12 | 1994-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1984
- 1984-04-06 JP JP6848684A patent/JPS60211985A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376812A (en) * | 1989-04-12 | 1994-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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