JPS60211524A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60211524A JPS60211524A JP59067691A JP6769184A JPS60211524A JP S60211524 A JPS60211524 A JP S60211524A JP 59067691 A JP59067691 A JP 59067691A JP 6769184 A JP6769184 A JP 6769184A JP S60211524 A JPS60211524 A JP S60211524A
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- power supply
- semiconductor integrated
- integrated circuit
- battery
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、０ＭＯ３（相補型ＭＯ３）スタティック型ＲＡＭ
（ランダム・アクセス・メモリ）のようにバッテリバッ
クアップされる半導体集積回路装置に利用して有効な技
術に関するものである。
ば、０ＭＯ３（相補型ＭＯ３）スタティック型ＲＡＭ
（ランダム・アクセス・メモリ）のようにバッテリバッ
クアップされる半導体集積回路装置に利用して有効な技
術に関するものである。
ＣＭＯＳスタティック型ＲＡＭにあっては、システム電
源遮断等に対するメモリ不揮発化のために、バッテリバ
ンクアップが行われる。
源遮断等に対するメモリ不揮発化のために、バッテリバ
ンクアップが行われる。
本願発明者は、このようなパフテリバックアップを行う
半導体集積回路装置にその識別回路を設けることによっ
て、半導体集積回路装置の多機能化を図ることを考えた
。スタティック型ＲＡＭについて詳しく述べている特許
出願として特開昭５７−１９８５９４号がある。
半導体集積回路装置にその識別回路を設けることによっ
て、半導体集積回路装置の多機能化を図ることを考えた
。スタティック型ＲＡＭについて詳しく述べている特許
出願として特開昭５７−１９８５９４号がある。
この発明の目的は、バッテリバックアップ識別機能を持
つ半導体集積回路装置を提供することにある。
つ半導体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、システム電源電圧又はバッテリ電圧の供給に
よって動作状態とされるＣＭＯＳインバータ回路の入力
端子にシステム電源電圧を入力し、又はシステム電源電
圧の供給のみよって動作状態とされる基板バックバイア
ス電圧と回路の接地電位との差電圧で動作するＭＯ３Ｆ
Ｆ、Ｔによりその供給の有無の識別を行うものである。
よって動作状態とされるＣＭＯＳインバータ回路の入力
端子にシステム電源電圧を入力し、又はシステム電源電
圧の供給のみよって動作状態とされる基板バックバイア
ス電圧と回路の接地電位との差電圧で動作するＭＯ３Ｆ
Ｆ、Ｔによりその供給の有無の識別を行うものである。
〔実施例１〕
第１図には、この発明をスタティック型ＲＡＭを構成す
る半導体集積回路装置ＬＳＩに適用した場合の回路図が
示されている。
る半導体集積回路装置ＬＳＩに適用した場合の回路図が
示されている。
この実施例にあっては、特に制限されないが、外部端子
Ｖｃｃには、システム電源電圧ＶｃｃＡ（供給される。
Ｖｃｃには、システム電源電圧ＶｃｃＡ（供給される。
また、外部端子ＶＢには、バッテリＥで形成されたバッ
テリ電圧が供給される。そして、上記端子Ｖｃｃから端
子ＶＢに向かって電流をながすように接続されたジット
キーダイオードＤ１が接続される。このダイオードＤ１
は、システム電源電圧ＶｃｃによってバッテリＥの充電
電流を供給するものである。また、上記端子Ｖｃｃから
内部回路（スタティック型ＲＡＭ）ＳＲＡＭの電源電圧
線に向かって電流を流すように接続されたジットキーダ
イオードＤ２が接続される。これによって、システム電
源電圧が上記端子Ｖｃｃに供給されている時には、内部
回路ＳＲＡＭは、このシステム電源電圧によって動作状
態にされる。
テリ電圧が供給される。そして、上記端子Ｖｃｃから端
子ＶＢに向かって電流をながすように接続されたジット
キーダイオードＤ１が接続される。このダイオードＤ１
は、システム電源電圧ＶｃｃによってバッテリＥの充電
電流を供給するものである。また、上記端子Ｖｃｃから
内部回路（スタティック型ＲＡＭ）ＳＲＡＭの電源電圧
線に向かって電流を流すように接続されたジットキーダ
イオードＤ２が接続される。これによって、システム電
源電圧が上記端子Ｖｃｃに供給されている時には、内部
回路ＳＲＡＭは、このシステム電源電圧によって動作状
態にされる。
一方、上記端子ＶＢから内部回路（スタティック型ＲＡ
Ｍ）ＳＲＡＭの電源電圧線に向がって電流を流すように
接続されたジットキーダイオードＤ３が接続される。こ
れによって、システム電源電圧が遮断された状態では、
上記端子ＶＢから供給されバッテリ電圧が内部回路ＳＲ
ＡＭに供給されることによって、この内部回路ＳＲＡＭ
が動作状態にされる。
Ｍ）ＳＲＡＭの電源電圧線に向がって電流を流すように
接続されたジットキーダイオードＤ３が接続される。こ
れによって、システム電源電圧が遮断された状態では、
上記端子ＶＢから供給されバッテリ電圧が内部回路ＳＲ
ＡＭに供給されることによって、この内部回路ＳＲＡＭ
が動作状態にされる。
このようなバッテリバックアップ動作を識別するため、
次の識別回路が設けられる。すなわち、上記内部回路Ｓ
ＲＡＭの同じ電源電圧によって動作状態とされ、Ｐチャ
ンネルＭＯ３ＦＥＴＱ３とＮチャンネルＭＯ３ＦＥＴＱ
４とで構成されたＣＭＯＳインバータ回路が設けられる
。このＣＭＯＳインバータ回路の入力端子と上記端子Ｖ
ｃｃとの間には、並列形態にされたＰチャンネルＭＯ３
ＦＥＴＱ１とＮチャンネルＭＯ３ＦＥＴＱ２とが設けら
れる。上記ＰチャンネルＭＯ３ＦＥＴＱＩのゲートは、
回路の接地電位点に接続され、上記ＮチャンネルＭＯ３
ＦＥＴＱ２のゲートは、上記内部回路ＳＲＡＭの電源電
圧線に接続される。
次の識別回路が設けられる。すなわち、上記内部回路Ｓ
ＲＡＭの同じ電源電圧によって動作状態とされ、Ｐチャ
ンネルＭＯ３ＦＥＴＱ３とＮチャンネルＭＯ３ＦＥＴＱ
４とで構成されたＣＭＯＳインバータ回路が設けられる
。このＣＭＯＳインバータ回路の入力端子と上記端子Ｖ
ｃｃとの間には、並列形態にされたＰチャンネルＭＯ３
ＦＥＴＱ１とＮチャンネルＭＯ３ＦＥＴＱ２とが設けら
れる。上記ＰチャンネルＭＯ３ＦＥＴＱＩのゲートは、
回路の接地電位点に接続され、上記ＮチャンネルＭＯ３
ＦＥＴＱ２のゲートは、上記内部回路ＳＲＡＭの電源電
圧線に接続される。
上記ＣＭＯＳインバータ回路の出力信号は、バッテリバ
ックアップ識別信号とされ、一方において、特に制限さ
れないが、チップ選択信号Ｃ８を選択的に内部回路ＳＲ
ＡＭに供給するオア（ＯＲ）ゲート回路Ｇ１の制御信号
として利用される。
ックアップ識別信号とされ、一方において、特に制限さ
れないが、チップ選択信号Ｃ８を選択的に内部回路ＳＲ
ＡＭに供給するオア（ＯＲ）ゲート回路Ｇ１の制御信号
として利用される。
また、上記鶴籏別信号は、他方において内部回路ＳＲＡ
Ｍに供給され、特に制限されないが、パンテリバックア
ップ時の内部回路ＳＲＡＭにおけるメモリアレイの電源
電圧を情報記憶に必要な最少の電圧にレベル低下させた
り、あるいは、基板バンクバイアス発生回路を有するも
のではその動作を停止させる等の制御動作に用いられる
。
Ｍに供給され、特に制限されないが、パンテリバックア
ップ時の内部回路ＳＲＡＭにおけるメモリアレイの電源
電圧を情報記憶に必要な最少の電圧にレベル低下させた
り、あるいは、基板バンクバイアス発生回路を有するも
のではその動作を停止させる等の制御動作に用いられる
。
なお、内部回路ＳＲＡＭは、特に制限されないが、ＣＭ
ＯＳスタティック型ＲＡＭを構成するものであり、外部
端子から供給されるアドレス信号ＡＤ、チップ選択信号
Ｃ８，ライト・イネーブル信号ＷＥに従い、外部端子か
ら供給されたデータ信号Ｄｉｎの書込み動作又はメモリ
アレイに保持された信号を外部端子Ｄｏｕｔから送出さ
せるという読み出し動作を行う。
ＯＳスタティック型ＲＡＭを構成するものであり、外部
端子から供給されるアドレス信号ＡＤ、チップ選択信号
Ｃ８，ライト・イネーブル信号ＷＥに従い、外部端子か
ら供給されたデータ信号Ｄｉｎの書込み動作又はメモリ
アレイに保持された信号を外部端子Ｄｏｕｔから送出さ
せるという読み出し動作を行う。
この実施例の動作を次に説明する。
システム電源電圧Ｖｃｃが供給されている状態では、上
記ダイオードＤ２を介して内部回路ＳＲＡＭに電源供給
が行われるとともに、ダイオ−ＦＤＩを介してバッテリ
Ｅの充電が行われる。
記ダイオードＤ２を介して内部回路ＳＲＡＭに電源供給
が行われるとともに、ダイオ−ＦＤＩを介してバッテリ
Ｅの充電が行われる。
この状態では、ＰチャンネルＭＯ３ＦＥＴＱＩを介して
ＣＭＯＳインバータの入力をシステム電源電圧Ｖｃｃの
ようなハイレベルにするので、その出力信号がロウレベ
ルになる。なお、ＮチャンネルＭＯ３ＦＥＴＱ２もシス
テム電源電圧Ｖｃｃの投入時には一時的にオン状態にな
るが、上記ＣＭＯＳインパーク回路の入力信号がシステ
ム電源電圧Ｖｃｃのようなハイレベルに到達すると、ゲ
ート。
ＣＭＯＳインバータの入力をシステム電源電圧Ｖｃｃの
ようなハイレベルにするので、その出力信号がロウレベ
ルになる。なお、ＮチャンネルＭＯ３ＦＥＴＱ２もシス
テム電源電圧Ｖｃｃの投入時には一時的にオン状態にな
るが、上記ＣＭＯＳインパーク回路の入力信号がシステ
ム電源電圧Ｖｃｃのようなハイレベルに到達すると、ゲ
ート。
ソース間がぼり同じ電圧になるのでオフ状態になるもの
である。
である。
上記ＣＭＯＳインバータ回路の出力信号のロウレベル（
論理６０″〉によって、オアゲート回路Ｇ１の出力信号
は、チップ選択信号ｉ３のレベルに従ったレベルにされ
る。これにより、内部回路ＳＲＡＭへの書込み／読み出
しを行うことができるものとなる。
論理６０″〉によって、オアゲート回路Ｇ１の出力信号
は、チップ選択信号ｉ３のレベルに従ったレベルにされ
る。これにより、内部回路ＳＲＡＭへの書込み／読み出
しを行うことができるものとなる。
一方、システム電源が遮断されると、端子Ｖｃｃが回路
の接地電位のようなロウレベルにされる。
の接地電位のようなロウレベルにされる。
したがって、ダイオードＤ１とＤ２がオフ状態になり、
バッテリＥの電圧がダイオードＤ３を介して内部回路Ｓ
ＲＡＭと上記ＣＭＯＳインバータ回路に供給される。こ
れにより、内部回路ＳＲＡＭは、記憶情報の保持動作を
行うものとなる。
バッテリＥの電圧がダイオードＤ３を介して内部回路Ｓ
ＲＡＭと上記ＣＭＯＳインバータ回路に供給される。こ
れにより、内部回路ＳＲＡＭは、記憶情報の保持動作を
行うものとなる。
この時、ＣＭＯＳインバータ回路の入力容量に蓄積され
たハイレベルは、上記ＭＯ３ＦＥＴＱＩとＱ２を通して
放電されてロウレベルになる。すなわち、上記入力容量
が十分に高いレベルの時には、ＰチャンネルＭＯ３ＦＥ
ＴＱＩを通して放電され、低いレベルになるとＮチャン
ネルＭＯ３ＦＥＴＱ２を通して放電される。これによっ
て、ＣＭＯＳインバータ回路の出力信号がハイレベル（
論理″１″）なるので、内部回路ＳＲＡＭに供給される
チップ選択信号は、強制的にハイレベルのチップ非選択
状態にされる。したがって、外部端子から供給されるチ
ップ選択信号ＣＳがシステム電源電圧の遮断によって回
路の接地電位のようなロウレベルになっても、内部回路
ＳＲＡＭは非選択状態とされ、その記憶情報の保持動作
を行うものとなる。また、上記ＣＭＯＳインバータ回路
の出力信号のハイレベルによって、メモリアレイの電圧
を情報保持動作に必要な最少の電圧としたり、基板バン
クバイアス回路を不動作状態とすることによって、無駄
な電流消費を抑えるものである。
たハイレベルは、上記ＭＯ３ＦＥＴＱＩとＱ２を通して
放電されてロウレベルになる。すなわち、上記入力容量
が十分に高いレベルの時には、ＰチャンネルＭＯ３ＦＥ
ＴＱＩを通して放電され、低いレベルになるとＮチャン
ネルＭＯ３ＦＥＴＱ２を通して放電される。これによっ
て、ＣＭＯＳインバータ回路の出力信号がハイレベル（
論理″１″）なるので、内部回路ＳＲＡＭに供給される
チップ選択信号は、強制的にハイレベルのチップ非選択
状態にされる。したがって、外部端子から供給されるチ
ップ選択信号ＣＳがシステム電源電圧の遮断によって回
路の接地電位のようなロウレベルになっても、内部回路
ＳＲＡＭは非選択状態とされ、その記憶情報の保持動作
を行うものとなる。また、上記ＣＭＯＳインバータ回路
の出力信号のハイレベルによって、メモリアレイの電圧
を情報保持動作に必要な最少の電圧としたり、基板バン
クバイアス回路を不動作状態とすることによって、無駄
な電流消費を抑えるものである。
〔実施例２〕
第２図には、この発明の他の一実施例の回路図が示され
ている。
ている。
この実施例においては、システム電源電圧Ｖ ｃｃとバ
ッテリ電圧の切り換えを行う上記第１図に示したダイオ
ード回路Ｄ１〜Ｄ３が外部素子により構成されている。
ッテリ電圧の切り換えを行う上記第１図に示したダイオ
ード回路Ｄ１〜Ｄ３が外部素子により構成されている。
また、基板バックバイアス電圧発生回路ＶＧに対しては
、システム電源電圧Ｖｃｃのみより動作電圧の供給を行
うものとし、システム電源電圧Ｖｃｃの供給に従って形
成される基板バンクバイアス電圧−ＶＢＢの変化を利用
して、間接的にシステム電源電圧Ｖｃｃの供給の有無、
言い換えるならば、バッテリバンクアップの識別を行う
ものである。すなわち、上記基板バックバイアス電圧−
ＶＥＩＢは、ＮチャンネルＭＯ３ＦＥＴＱ５のソース側
に供給される。このＭＯ３ＦＥＴＱ５のゲートは、回路
の接地電位が供給される。そして、このＭＯ３ＦＥＴＱ
５のドレインとシステム電源電圧Ｖｃｃとバッテリ電圧
が上記ダイオード回路によって自動的に切り換えられて
供給される端子■Ｂ° との間には、高抵抗手段Ｒが設
けられる。上記高抵抗手段Ｒは、特に制限されないが、
ポリシリコン抵抗又はＭＯＳＦＥＴが利用される。
、システム電源電圧Ｖｃｃのみより動作電圧の供給を行
うものとし、システム電源電圧Ｖｃｃの供給に従って形
成される基板バンクバイアス電圧−ＶＢＢの変化を利用
して、間接的にシステム電源電圧Ｖｃｃの供給の有無、
言い換えるならば、バッテリバンクアップの識別を行う
ものである。すなわち、上記基板バックバイアス電圧−
ＶＥＩＢは、ＮチャンネルＭＯ３ＦＥＴＱ５のソース側
に供給される。このＭＯ３ＦＥＴＱ５のゲートは、回路
の接地電位が供給される。そして、このＭＯ３ＦＥＴＱ
５のドレインとシステム電源電圧Ｖｃｃとバッテリ電圧
が上記ダイオード回路によって自動的に切り換えられて
供給される端子■Ｂ° との間には、高抵抗手段Ｒが設
けられる。上記高抵抗手段Ｒは、特に制限されないが、
ポリシリコン抵抗又はＭＯＳＦＥＴが利用される。
上記ＭＯ３ＦＥＴＱ５のドレイン信号は、インバータ回
路■Ｖを通してアンド（ＡＮＤ）ゲート回ｖ＆Ｇ２の制
御信号として利用される。このアンドゲート回路Ｇ２は
、外部端子からのチップ選択信号ＣＳを選択的に内部回
路Ｓ ＲＡ Ｍに伝えるも１ のである。また、内部回路ＳＲＡＭの電源線には、上記
端子ＶＢ’からの電圧が供給される。
路■Ｖを通してアンド（ＡＮＤ）ゲート回ｖ＆Ｇ２の制
御信号として利用される。このアンドゲート回路Ｇ２は
、外部端子からのチップ選択信号ＣＳを選択的に内部回
路Ｓ ＲＡ Ｍに伝えるも１ のである。また、内部回路ＳＲＡＭの電源線には、上記
端子ＶＢ’からの電圧が供給される。
この実施例回路の動作を次に説明する。
システム電源電圧ＶＣＣが供給されている状態では、基
板バンクバイアス電圧発生回路ＶＧが動作状態になって
いるので、基板バックバイアス電圧ＶＢＢを負の電圧と
している。したがって、ＮチャンネルＭＯ３ＦＥＴＱ５
がオン状態となって、そのドレイン電圧を負の電圧のよ
うなロウレベルにするので、インバータ回路ＩＶの出力
信号がハイレベル（論理“１”）なってアンドゲート回
路Ｇ２を開いた状態にするので、外部端子から供給され
たチップ選択信号ＣＳがそのまま内部回路ＳＲＡＭに伝
えらるれので、上記同様に書込み／読み出し動作が可能
となる。
板バンクバイアス電圧発生回路ＶＧが動作状態になって
いるので、基板バックバイアス電圧ＶＢＢを負の電圧と
している。したがって、ＮチャンネルＭＯ３ＦＥＴＱ５
がオン状態となって、そのドレイン電圧を負の電圧のよ
うなロウレベルにするので、インバータ回路ＩＶの出力
信号がハイレベル（論理“１”）なってアンドゲート回
路Ｇ２を開いた状態にするので、外部端子から供給され
たチップ選択信号ＣＳがそのまま内部回路ＳＲＡＭに伝
えらるれので、上記同様に書込み／読み出し動作が可能
となる。
一方、システム電源電圧Ｖｃｃが遮断されると、基板バ
ンクバイアス電圧発生回路ＶＧが不動作状態になる。こ
れにより、上記基板バックバイアス電圧−ｖａＢが回路
の接地電位のようなレベルにされるため、上記Ｎチャン
ネルＭＯ３ＦＥＴＱ５が２ オフ状態とされる。したがうて、そのドレイン信号が端
子ＶＢ’から供給されるバッテリ電圧のようなハイレベ
ルになる。したがって、インバータ回路ＩＶ２の出力信
号がロウレベル（論理“０”）になってアンドゲート回
路Ｇ２を閉じるよう制御する。したがって、内部回路Ｓ
ＲＡＭが強制的にチップ非選択状態になるので、上記同
様に記憶情報の保持動作を行うものとなる。
ンクバイアス電圧発生回路ＶＧが不動作状態になる。こ
れにより、上記基板バックバイアス電圧−ｖａＢが回路
の接地電位のようなレベルにされるため、上記Ｎチャン
ネルＭＯ３ＦＥＴＱ５が２ オフ状態とされる。したがうて、そのドレイン信号が端
子ＶＢ’から供給されるバッテリ電圧のようなハイレベ
ルになる。したがって、インバータ回路ＩＶ２の出力信
号がロウレベル（論理“０”）になってアンドゲート回
路Ｇ２を閉じるよう制御する。したがって、内部回路Ｓ
ＲＡＭが強制的にチップ非選択状態になるので、上記同
様に記憶情報の保持動作を行うものとなる。
なお、この実施例においては、上記インバータ回路ＩＶ
の出力信号によって、メモリアレイの電源電圧を情報保
持動作に必要な最少のレベルに低下させるためにも用い
るものであってもよい。
の出力信号によって、メモリアレイの電源電圧を情報保
持動作に必要な最少のレベルに低下させるためにも用い
るものであってもよい。
（１１自動的に切り換えられるシステム電源電圧とバッ
テリ電圧で動作するインバータ回路に上記システム電源
電圧を供給することによって、簡単な回路構成によりバ
ッテリバックアップの識別を行うことができるという効
果が得られる。
テリ電圧で動作するインバータ回路に上記システム電源
電圧を供給することによって、簡単な回路構成によりバ
ッテリバックアップの識別を行うことができるという効
果が得られる。
（２）システム電源電圧のみによって動作状態にされる
基板バックバイアス電圧発生回路によって形成された基
板バンクバイアス電圧のレベルの変化をＭＯＳ Ｆ Ｅ
Ｔのしきい値電圧を利用して検出することによって、簡
単な回路構成によりバソテリバソクアソプの識別を行う
ことができるという効果が得られる。
基板バックバイアス電圧発生回路によって形成された基
板バンクバイアス電圧のレベルの変化をＭＯＳ Ｆ Ｅ
Ｔのしきい値電圧を利用して検出することによって、簡
単な回路構成によりバソテリバソクアソプの識別を行う
ことができるという効果が得られる。
（３）バンテリバソクアソプ識別信号を内部回路により
形成することによって、特別な外部回路を設けることな
く、強制的に内部回路を非動作１大態にしたり、パワー
ダウン動作を行う等の多機能を持つ半導体集積回路装置
を得ることができるという効果が得られる。
形成することによって、特別な外部回路を設けることな
く、強制的に内部回路を非動作１大態にしたり、パワー
ダウン動作を行う等の多機能を持つ半導体集積回路装置
を得ることができるという効果が得られる。
（４）システム電源電圧とバッテリ電圧とを自動的に切
り換えて内部回路に供給するダイオード回路を半導体集
積回路装置に内蔵させることによって、システムの簡素
化を図ることができるという効果が得られる。
り換えて内部回路に供給するダイオード回路を半導体集
積回路装置に内蔵させることによって、システムの簡素
化を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、システム電源
電圧とバッテリ電圧とを自動的に切り換える回路は、種
々の実施形態を採ることができるものである。また、バ
ッテリバソクアソプ識別信号によって内部回路を強制的
にチップ非選択状態とする回路は、種々の変形をするこ
とができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、システム電源
電圧とバッテリ電圧とを自動的に切り換える回路は、種
々の実施形態を採ることができるものである。また、バ
ッテリバソクアソプ識別信号によって内部回路を強制的
にチップ非選択状態とする回路は、種々の変形をするこ
とができるものである。
以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるスタティック型Ｒ
ＡＭを構成する半導体集積回路装置に適用した場合につ
いて説明したが、これに限定されるものではなく、バソ
テリバソクアップ動作を必要な回路を含む半導体集積回
路装置、例えば、各種揮発性記憶回路を含むマイクロコ
ンピュータ等のような半導体集積回路装置に広く利用で
きるものである。
明をその背景となった技術分野であるスタティック型Ｒ
ＡＭを構成する半導体集積回路装置に適用した場合につ
いて説明したが、これに限定されるものではなく、バソ
テリバソクアップ動作を必要な回路を含む半導体集積回
路装置、例えば、各種揮発性記憶回路を含むマイクロコ
ンピュータ等のような半導体集積回路装置に広く利用で
きるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、この発明の他の一実施例を示す回路図である。 ５ ＳＲＡＭ・・内部回路（スタティック型ＲＡＭ−）、Ｖ
Ｇ・・基板バックバイアス電圧発生回路、Ｇ１・・オア
ゲート回路、Ｇ２・・アンドゲート回路、ｒｖ・・イン
バータ回路 ６ 第 １ 図 第２図 ８−九−Ｄ、、？
、この発明の他の一実施例を示す回路図である。 ５ ＳＲＡＭ・・内部回路（スタティック型ＲＡＭ−）、Ｖ
Ｇ・・基板バックバイアス電圧発生回路、Ｇ１・・オア
ゲート回路、Ｇ２・・アンドゲート回路、ｒｖ・・イン
バータ回路 ６ 第 １ 図 第２図 ８−九−Ｄ、、？
Claims (1)
- 【特許請求の範囲】 １、システム電源電圧Ｖｃｃの供給によってオン状態と
なる第１導電型のＭＯＳＦＥＴと、バッテリ電圧又はシ
ステム電源電圧Ｖｃｃの供給によってオン状態となる第
２導電型のＭＯＳＦＥＴと、上記システム電源電圧Ｖｃ
ｃが上記両ＭＯ３ＦＥＴを介して供給され、上記システ
ム電源電圧Ｖｃｃ又はバッテリ電圧の供給によって動作
状態となるＣＭＯＳインバータ回路とからなるバッテリ
バックアップ発生回路と、上記システム電源電圧Ｖｃｃ
又はバッテリ電圧の供給によって動作電源電圧が供給さ
れる内部回路とを含むことを特徴とする半導体集積回路
装置。 ２、上記バッテリ電圧が供給される端子には、一方向性
素子を介してそれぞれバッテリ電圧とシステム電源電圧
Ｖｃｃとが供給され、この端子に内部回路の電源線が接
続され、バッテリ電圧を形成するバッテリには、一方向
性素子を介して充電電圧が供給されるものであることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。 ３、上記一方向性素子は、半導体集積回路に内蔵される
ものであることを特徴とする特許請求の範囲第２項記載
の半導体集積回路装置。 ４、上記内部回路は、ＣＭＯＳスタティック型ＲＡＭを
含むものであることを特徴とする特許請求の範囲第１、
第２又は第３項記載の半導体集積回路装置。 ５、上記バッテリバックアップ識別回路の出力信号は、
半導体集積回路装置を強制的にチップ非選択状態とする
ために使用されるものであることを特徴とする特許請求
の範囲第１、第２、第３又は第４項記載の半導体集積回
路装置。 ６、システムの電源電圧Ｖｃｃ、の供給のみによって動
作状態にされ、基板バックバイアス電圧を形成する基板
バンクバイアス発生回路と、この基板バックバイアス電
圧にソースが接続され、ゲートが接地電位点に接続され
たＭＯＳＦＥＴとを含むバッテリバックアップ識別回路
と、上記システム電源電圧Ｖｃｃ又はバッテリ電圧の供
給によって動作電源電圧が供給される内部論理回路とを
含むことを特徴とする半導体集積回路装置。 ７、上記ＭＯ３ＦＥＴのドレインとシステム電源電圧Ｖ
ｃｃ又はバッテリ電圧が供給される端子との間には高抵
抗手段が設けられ、このＭＯＳＦＥＴのドレイン電圧を
受けるインバータ回路を通してバッテリバンクアップ識
別信号が形成されるものであることを特徴とする特許請
求の範囲第６項記載の半導体集積回路装置。 ８、上記バッテリ電圧が供給される端子には、一方向性
素子を介してそれぞれバッテリ電圧とシステム電源電圧
Ｖｃｃとが供給され、この端子に内部回路の電源線が接
続され、バッテリ電圧を形成するバッテリには、一方向
性素子を介して充電電圧が供給されるものであることを
特徴とする特許請求の範囲第６又は第７項記載の半導体
集積回路装置。 ９、上記一方向性素子は、半導体集積回路装置に内蔵さ
れるものであることを特徴とする特許請求の範囲第８項
記載の半導体集積回路装置。 １０、上記内部回路は、ＣＭＯＳスタティック型ＲＡＭ
を含むものであることを特徴とする特許請求の範囲第６
、第７、第８又は第９項記載の半導体集積回路装置。 １１、上記パフテリバックアップ識別回路の出力信号は
、半導体集積回路装置を強制的にチップ非選択状態とす
るために使用されるものであることを特徴とする特許請
求の範囲第６、第７、第８、第９又は第１０項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067691A JPS60211524A (ja) | 1984-04-06 | 1984-04-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067691A JPS60211524A (ja) | 1984-04-06 | 1984-04-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60211524A true JPS60211524A (ja) | 1985-10-23 |
Family
ID=13352251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067691A Pending JPS60211524A (ja) | 1984-04-06 | 1984-04-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211524A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64897U (ja) * | 1987-06-19 | 1989-01-05 |
-
1984
- 1984-04-06 JP JP59067691A patent/JPS60211524A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64897U (ja) * | 1987-06-19 | 1989-01-05 |
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