JPS60209852A - Chip for evaluation of microcomputer - Google Patents
Chip for evaluation of microcomputerInfo
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- JPS60209852A JPS60209852A JP59066591A JP6659184A JPS60209852A JP S60209852 A JPS60209852 A JP S60209852A JP 59066591 A JP59066591 A JP 59066591A JP 6659184 A JP6659184 A JP 6659184A JP S60209852 A JPS60209852 A JP S60209852A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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Abstract
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、ワンチップマイクロコンピュータの製造に際
し、内蔵されたROMに記憶させるプログラムの開発あ
るいは動作の検討を行うために作成された評価用チップ
に関する。[Detailed Description of the Invention] (a) Industrial Application Field The present invention is an evaluation tool created for developing a program to be stored in a built-in ROM or examining its operation when manufacturing a one-chip microcomputer. Regarding chips.
(ロ)従来技術
一般に、ROM及びRAMを内蔵するワンチップマイク
ロコンピュータは、ROMに記憶されたプログラムによ
ってそれ自体で動作するが、ROMへのプログラムの記
憶は、ワンチップマイクロコンビエータの製造時のマス
クによって行われる。(b) Prior art In general, a one-chip microcomputer with a built-in ROM and RAM operates by itself based on a program stored in the ROM, but the program is not stored in the ROM during the manufacture of the one-chip microcomviator. Done with a mask.
即ち、ワンチップマイクロコンビエータを量産するとき
に、その量産品にすべて同一のプログラムが書き込まれ
るのである。従って、プログラムは簡単には書き換えた
り変更したりできないのであり、プログラムを作成する
場合には十分な検討を要する。そこで、量産用のワンチ
ップマイクロコンピ瓢−夕と同じ機能を有するが、動作
は外部から与えられる命令によって為される評価用チッ
プが作成され、プログラムの開発及び検討等はこの評価
用チップを用いて行われる。That is, when one-chip micro combinators are mass-produced, the same program is written to all of the mass-produced products. Therefore, programs cannot be easily rewritten or changed, and sufficient consideration is required when creating a program. Therefore, an evaluation chip was created that has the same functions as a mass-produced one-chip microcomputer, but operates according to instructions given from the outside, and this evaluation chip is used for program development and examination. will be carried out.
この評価用チップは、プログラムカウンタの内容を外部
に出力する端子と、外部からインストラクションレジス
タに命令コードをプリセットするための端子とを有し、
評価すべきプログラムを記憶するEP−ROM等をこれ
らの端子に外部接続することによつ工、プログラムに従
った動作が為されるのであるが、プログラム評価のため
に、プログラムの実行を停止させるブレーク機能と、ブ
レーク状態中にプログラムの命令を1つ実行させろステ
ップ機能とが設けられている。ブレーク機能は、ブレー
ク入力端子に所定レベルの信号を印加したとぎ、プログ
ラムカウンタな次の命令のアドレスに保持し、プログラ
ムの実行を停止させる機能であり、また、ステップ機能
は、ブレーク状態のとぎ、ステップ入力端子に所定レベ
ルのパルスを印加する毎に、プログラムを1ステツプ(
1命令)だけ実行する機能であり、ブレーク機能及びス
テップ機能を利用して、評価用チップの内部状態を外部
に取り出し、プログラムが正しく実行されているか否か
を評価することができる。This evaluation chip has a terminal for outputting the contents of the program counter to the outside, and a terminal for presetting the instruction code to the instruction register from the outside.
By externally connecting an EP-ROM or the like that stores the program to be evaluated to these terminals, the operation according to the program is performed, but in order to evaluate the program, it is necessary to stop the execution of the program. A break function and a step function to execute one instruction of the program during the break state are provided. The break function is a function that stops program execution by applying a signal at a predetermined level to the break input terminal, and holds the program counter at the address of the next instruction. Each time a pulse of a predetermined level is applied to the step input terminal, the program is executed one step (
This function executes only one instruction (one instruction), and by using the break function and step function, it is possible to take out the internal state of the evaluation chip to the outside and evaluate whether the program is being executed correctly.
一方、タイマーカウンタが内蔵されたマイクロコンピュ
ータの場合、プログラムによってタイマーが設定される
と、命令を一つ実行する毎にタイマーに加算が為される
。もちろん、このマイクロコンピュータに対応する評価
用チップに於いても同様に、命令が実行される毎にタイ
マーへの加算が為され、特に、前述したブレーク状態中
にステップ機能を実施したときにも、−命令の実行によ
りタイマーへの加算が為される。このことは1980年
2月15日に本願出願人が発行した「マイコン資料シリ
ーズNO3LM649.9マニユアル」の第16頁第3
.2項に記載されている。On the other hand, in the case of a microcomputer with a built-in timer counter, when the timer is set by a program, the timer is incremented each time an instruction is executed. Of course, in the evaluation chip corresponding to this microcomputer, addition is made to the timer every time an instruction is executed, and especially when the step function is executed during the break state mentioned above, - Execution of the instruction causes an addition to the timer. This is stated in page 16, page 3 of the "Microcomputer Data Series NO3LM649.9 Manual" published by the applicant on February 15, 1980.
.. It is described in Section 2.
ところが、評価用チップを用いてプログラム評価をし℃
いる途中で、内部RAMのデータ等を外部に出力したり
、あるいは、変更したりしてデータの確認等をする場合
、ブレーク機能及びステップ機能を用いて、計価すべぎ
プログラムとは別の命令、例えば、データ転送命令、あ
るいは、ストア命令等を外部から印加し、これを実行さ
せることにより、データの取り出しあるいは変更ができ
るのであるが、このとぎステップ機能により命令を実行
させるので、タイマーの加算が為されてしまうため、実
際のプログラムの実行によって計数されたタイマーの値
とずれてしまう。従って、タイマーの厳密な評価ができ
なかった。However, when evaluating the program using an evaluation chip,
If you want to check the data by outputting or changing the data in the internal RAM, use the break function and step function to write instructions different from the measurement program. For example, data can be retrieved or changed by applying a data transfer command, store command, etc. from the outside and having it executed.However, since the command is executed using this step step function, the timer addition As a result, the timer value deviates from the value counted by the actual program execution. Therefore, it was not possible to strictly evaluate the timer.
(ハ)発明の目的
本発明は、上述した点に鑑みて為されたものであり、プ
ログラム評価の途中で評価中のプログラムとは異なる命
令を実行させた時に、タイマーの加算を禁止し、タイマ
ーの値が実際とずれないようにすることによって、タイ
マーの厳密な評価を可能とした評価用チップを提供する
ものである。(C) Purpose of the Invention The present invention has been made in view of the above-mentioned points, and it is possible to prevent the timer from adding when an instruction different from that of the program being evaluated is executed during program evaluation. The present invention provides an evaluation chip that enables strict evaluation of a timer by ensuring that the value of time does not deviate from the actual value.
に)発明の構成
本発明は、ワンチップマイクロコンピュータに内蔵され
たROMK書き込まれるプログラムの開発あるいは評価
をするために、ブレーク入力端子に印加された信号に基
いて命令の実行を停止させるブレーク機能と、該ブレー
ク機能中にステップ入力端子に印加された信号によって
1命令を実行するステップ機能とを有する評価用チップ
に於いて、プログラムカウンタあるいは複数のレジスタ
の内容を複数の出力端子に切り換えて出力する切換回路
と、複数の入力端子に印加された信号によって前記切換
回路を制御すると共に、前記複数の入力端子に所定の信
号が印加されたとぎタイマー回路のカウント動作を停止
させる信号を出力する出力モード制御回路とを設け、評
価すべきプログラムとは別のプログラムあるいは命令を
実行するときには前記タイマー回路のカウント動作を停
止可能とした構成である。B) Structure of the Invention The present invention provides a break function that stops execution of instructions based on a signal applied to a break input terminal in order to develop or evaluate a program written in a ROMK built into a one-chip microcomputer. In an evaluation chip having a step function that executes one instruction according to a signal applied to a step input terminal during the break function, the contents of a program counter or a plurality of registers are switched and outputted to a plurality of output terminals. An output mode in which the switching circuit is controlled by a signal applied to a plurality of input terminals, and a signal is output to stop the counting operation of the timer circuit when a predetermined signal is applied to the plurality of input terminals. A control circuit is provided, and the counting operation of the timer circuit can be stopped when a program or instructions other than the program to be evaluated is executed.
(ホ)実施例
第1図は、本発明の実施例を示す評価用チップのブロッ
ク図である。評価用チップは、量産用のワンチップマイ
クロコンピュータと同様に、各々8ビツトの外部端子か
ら成るAボート、Bボート、Cボート及びDボートを介
してデータの入出力を行う入出力回路(11(2+(3
)(41と、実行すべき命令コードを記憶するインスト
ラクションレジスタ(5)と、インストラクションレジ
スタ(5)に記憶された命令コードを解読し命令を実行
するために各部を制御するインストラクションデコーダ
(6)と、プログラムを順次実行するためにプログラム
のアドレスを指定するプログラムカウンタ(7)と、デ
ータを記憶するR A M (8)と、RA M (8
1のアドレスを指定するRAMアドレスレジスタ(RA
MAD )(91と、ブータラ一時記憶するアキニーム
レータ(AC)(10+と、演算を行5ALUQ11と
、プログラムで制御でキルタイマーカウンタ02と、各
回路間のデータ転送を行う8ビツトのバスQ31とを備
えているが、量産用のワンチップマイクロコンピュータ
に設けられているようなプログラムを記憶するROMは
設けられていない。その代り、プログラムカウンタ(7
)の各ビット出力が出力される外部端子PMO〜PMI
Iと、インストラクションレジスタ(5)に命令コード
を外部から印加することのできる外部端子IMO〜IM
7とが設けられ′Cあり、外部端子PMO−PMI 1
及び外部端子IMO〜IM7に、予め評価すべきプログ
ラムが書き込まれたEP−ROM(図示せず)を接続す
ることによって、評価用チップを動作させることができ
るようになっている。更に、外部端子PMO〜PMll
C&!、プログラムカウンタ(7)の各ビット出力の他
に、アキニームレータ(IUIあるいはRAMアドレス
レジスタ(9)の各ビット出力が切換回路(14)によ
って切り換え出力できるようになっている。即ち、必要
に応じて、アキニームレータ00)及びRAMアドレス
レジスタ(9)の内容を取り出すことができるのである
。(E) Embodiment FIG. 1 is a block diagram of an evaluation chip showing an embodiment of the present invention. The evaluation chip, like a one-chip microcomputer for mass production, has an input/output circuit (11 2+(3
) (41, an instruction register (5) that stores an instruction code to be executed, and an instruction decoder (6) that decodes the instruction code stored in the instruction register (5) and controls each part to execute the instruction. , a program counter (7) for specifying the address of a program in order to execute the program sequentially, a RAM (8) for storing data, and a RAM (8) for storing data.
RAM address register (RA
MAD) (91), Akinimulator (AC) (10+) for temporary storage of the booter, 5ALUQ11 for calculation, kill timer counter 02 controlled by the program, and 8-bit bus Q31 for data transfer between each circuit. However, it is not equipped with a ROM for storing programs like that provided in mass-produced one-chip microcomputers.Instead, it is equipped with a program counter (7
) External terminals PMO to PMI where each bit output is output
I and external terminals IMO to IM that can externally apply an instruction code to the instruction register (5).
7 and 'C are provided, and external terminals PMO-PMI 1
By connecting an EP-ROM (not shown) in which a program to be evaluated is written in advance to the external terminals IMO to IM7, the evaluation chip can be operated. Furthermore, external terminals PMO to PMll
C&! In addition to the output of each bit of the program counter (7), the output of each bit of the akimulator (IUI or RAM address register (9)) can be switched and outputted by a switching circuit (14). Accordingly, the contents of the Akinimulator 00) and the RAM address register (9) can be retrieved.
切換回路Iによってどの出力を選択するかは、外部端子
AC/PC及びRAPCが印加された出力モード制御回
路Q51によって制御され、外部端子AC/PC及びR
APCに印加される信号の組み合わせによって、制御信
号CHGが出力を選択する。Which output is selected by the switching circuit I is controlled by an output mode control circuit Q51 to which external terminals AC/PC and RAPC are applied.
Control signal CHG selects the output depending on the combination of signals applied to APC.
例えば、外部端子A C/P C及びRAPCに共に0
”を印加したとぎには、プログラムカウンタ(7)の出
力が選択され、外部端子AC/PC&C″′1”、RA
PCに”0”を印加したとぎKは、アキニームレータ0
0)の出力が選択され、また、外部端子AC/PC及び
RAPCに共に′1”を印加したときにはRAMアドレ
スレジスタ(9)の出力が選択されて外部端子PMO〜
PMIIに出力される。一方、外部端子AC/PCK”
0”、RAPCに1”が印加された場合には、出力モー
ド制御回路Q51は切換回路(141を制御してプログ
ラムカウンタ(7)の出力を選択すると共に、制御信号
TSTPを出力する。制御信号TSTPはタイマーカウ
ンタ(12)のカウント動作を禁止するための信号であ
り、タイマー制御回路(16)に印加される。For example, both external terminals A C/P C and RAPC are 0.
As soon as " is applied, the output of the program counter (7) is selected, and the external terminals AC/PC&C"'1", RA
When "0" is applied to the PC, K is the akini mulator 0.
0) is selected, and when '1' is applied to both external terminals AC/PC and RAPC, the output of the RAM address register (9) is selected and the output from external terminals PMO to
Output to PMII. On the other hand, external terminal AC/PCK"
0'' and 1'' is applied to RAPC, the output mode control circuit Q51 controls the switching circuit (141) to select the output of the program counter (7) and outputs the control signal TSTP.Control signal TSTP is a signal for inhibiting the counting operation of the timer counter (12), and is applied to the timer control circuit (16).
一方、ブレーク機能及びステップ機能は、ブレーク端子
BREAK、及び、ステップ端子5TEPが接続された
ブレーク・ステップ制御回路(17)によつ℃制御され
る。ブレーク・ステップ制御回路(17)&i、プv−
り端子BREAKK″′1”力印加すれると、禁止信号
INHをプログラムカウンタ(7)及びインストラクシ
ョンデコーダ(6)に印加し、そのとぎ実行されている
命令が終了した後に、プログラムカウンタ(7)の内容
を次のアドレスに保持さセ、また、インストラクション
デコーダ(6)にインストラクションレジスタ(5)か
ら命令コードが印加されるのを禁止して命令の実行を停
止させる。筺た、ブレーク端子BREAKK″1”を印
加してブレーク状態としたままで、ステップ端子5TB
PK″′1”のパルスを印加すると、禁止信号INHが
一時解除されるため、プログラムカウンタ(7)及びイ
ンストラクションデコーダ(6)の動作が再開され、イ
ンストラクションレジスタ(5)に記憶された命令がイ
ンストラクションデコーダ(6)に印加されて命令が実
行されるが、−命令を実行した後は再び禁止信号INH
が出力され、ブレーク状態となる。On the other hand, the break function and step function are controlled by a break/step control circuit (17) to which a break terminal BREAK and a step terminal 5TEP are connected. Break step control circuit (17) &i, pv-
When a force is applied to the BREAKK'''1'' terminal, an inhibit signal INH is applied to the program counter (7) and the instruction decoder (6), and after the instruction being executed is completed, the program counter (7) is The contents are held at the next address, and the instruction code is prohibited from being applied from the instruction register (5) to the instruction decoder (6) to stop the execution of the instruction. Then, while applying the break terminal BREAKK ``1'' to the break state, connect the step terminal 5TB.
When a pulse of PK'''1'' is applied, the inhibition signal INH is temporarily released, so the operation of the program counter (7) and instruction decoder (6) is restarted, and the instruction stored in the instruction register (5) is The command is executed by being applied to the decoder (6), but after executing the - command, the inhibit signal INH is applied again.
is output and a break state occurs.
また、ブレーク・ステップ制御回路(L7)からは、ブ
レーク端子BREAKに1″が印加されてブレーク状態
となったとぎ、制御信号BRKがタイマー制御回路叫に
出力される。そこで、タイマー制御回路(L61は、制
御信号BRKが印加されている状態、即ち、ブレーク状
態に於い℃外部端子AC/PCを0”、RAPCを1”
とすることによつ又出力モード制御回路(15)から制
御信号TSTPが出力されると、タイマーカウンタ(1
21の加算動作を禁止する信号TINHを出力してタイ
マーカウンタ02)を制御する。Further, from the break step control circuit (L7), when 1'' is applied to the break terminal BREAK to enter the break state, a control signal BRK is output to the timer control circuit (L61). In the state where the control signal BRK is applied, that is, in the break state, the external terminal AC/PC is set to 0" and the RAPC is set to 1".
In addition, when the control signal TSTP is output from the output mode control circuit (15), the timer counter (1
The timer counter 02) is controlled by outputting a signal TINH for inhibiting the addition operation of 21.
第1図の如く構成された評価用チップを用いてEP−R
OM等に記憶されたプログラム評価をする場合のブレー
ク状態の動作を第2図のタイミング図を用いて説明する
。評価すべきプログラムを実行中は、プログラムカウン
タ(7)の内容が外部端子PMO−PMIIから出力さ
れ、その内容で指定されるアドレスの命令が外部端子I
MO−IM7を介してインストラクションレジスタ(5
)に印加され実行される。そこで、ブレーク端子BRE
AKK″1″を印加すると、禁止信号INHにより、次
のアドレスを指定するプログラムカウンタ(7)の内容
が外部端子PMO−PMI 1から出力されたままプロ
グラムの実行が停止する。この状態で、ステップ端子5
TEPK”l”のパルスを印加すると、外部端子PMO
〜PMIIから出力されているアドレス信号で読み出さ
れ、外部端子IMO〜IM7を介してインストラクショ
ンレジスタ(5)にプリセットされている命令が実行さ
れる。−命令が実行されると再びブレーク状態となるが
、このとぎ、タイマーが設足されている場合には、−命
令が実行される前のタイマーカウンタ(121の計数値
tに「1」が加算される。同様に、更にステップ端子5
TEPVc” 1”のパルスを印加すると次のアドレス
の命令が実行され、タイマーカウンタQ21の計数値は
t+2となる。そして、この状態でのアキュームレータ
(10)の内容を確認する場合には、外部端子AC/P
CK”l”を印加すると出力モード制御回路0□□□に
よって切換回路α4)が制御され、外部端子PMO〜P
MIIにはアキュームレータ帥の内容が出力される。ま
た、外部端子AC/PCを′1”にしたまま、外部端子
RAPCK″′1″を印加すると、外部端子PMO−P
MI 1にはRAMアドレスレジスタ(9)の内容が切
り換え出力され、その内容の確認が為される。EP-R using the evaluation chip configured as shown in Figure 1.
The operation in a break state when evaluating a program stored in an OM or the like will be explained using the timing diagram shown in FIG. While the program to be evaluated is being executed, the contents of the program counter (7) are output from the external terminals PMO-PMII, and the instruction at the address specified by the contents is output from the external terminal I.
Instruction register (5
) is applied and executed. Therefore, break terminal BRE
When AKK ``1'' is applied, execution of the program is stopped by the inhibition signal INH while the contents of the program counter (7) specifying the next address are output from the external terminals PMO-PMI 1. In this state, step terminal 5
When a pulse of TEPK “l” is applied, the external terminal PMO
The instructions are read out using the address signals output from PMII and preset in the instruction register (5) via external terminals IMO to IM7. - When the instruction is executed, the break state again occurs, but at this time, if a timer is installed, "1" is added to the count value t of the timer counter (121) before the - instruction is executed. Similarly, further step terminal 5
When the pulse of TEPVc"1" is applied, the command at the next address is executed, and the count value of the timer counter Q21 becomes t+2. When checking the contents of the accumulator (10) in this state, use the external terminal AC/P.
When CK "l" is applied, the switching circuit α4) is controlled by the output mode control circuit 0□□□, and the external terminals PMO to P
The contents of the accumulator are output to MII. Also, if external terminal RAPCK''1'' is applied while external terminal AC/PC is set to '1', external terminal PMO-P
The contents of the RAM address register (9) are switched and output to MI 1, and the contents are checked.
一方、上述の状態に於いて、RAM(8)内に記憶され
たデータを取り出し確認することも可能である。即ち、
1if1FllIすべさプログラムの命令とは別に、I
t A M (81内のデータをアキュームレータ(1
01に転送する命令を実行させる。この場合、外部端子
AC/PCを0”、RAPCを°“1”としくこのとぎ
、外部端子P M O〜PMIIはプログラムカウンタ
(7)の内容な出力する)、外部端子IMO〜工M7に
絆価すべぎプログラムの命令と切換えて、データの転送
命令ン印加し、この状態で、ステップ端子5TEPK”
l ’”のパルスを印加する。これにより、転送命令
が実行されRAM(81のデータがアキュームレータ(
101に転送されるのであるが、このとき、出力モード
制御回路α9からは制御信号ゴS ’It’ Pが出力
されているため、命令の実行によってタイマーカウンタ
02への加算は為されず、計数値はt+2のままとなる
。次に、外部端子AC/PCを1”としてILAPCを
O”とすることにより、外部端子PMO〜PMIIには
、アキュームレータuUlに転送されたデータが出力さ
れる。On the other hand, in the above-mentioned state, it is also possible to take out and check the data stored in the RAM (8). That is,
1if1FllIIn addition to the program instructions, I
t A M (Data in 81 is stored in the accumulator (1
01 to execute the instruction to be transferred. In this case, set the external terminals AC/PC to 0" and RAPC to "1", and then output the contents of the program counter (7) to the external terminals PMO to PMII) and to the external terminals IMO to M7. Switch to the bond value subbegi program command, apply the data transfer command, and in this state, step terminal 5TEPK"
A pulse of 1' is applied. As a result, the transfer command is executed and the data in the RAM (81) is transferred to the accumulator (
However, at this time, since the control signal S 'It' P is output from the output mode control circuit α9, no addition is made to the timer counter 02 due to the execution of the command, and the timer counter 02 is not added. The numerical value remains t+2. Next, by setting the external terminal AC/PC to 1" and setting ILAPC to O", the data transferred to the accumulator uUl is output to the external terminals PMO to PMII.
そして、外部端子AC/PC及びRAPCを共に′0”
′とし、外部端子に評価すべきプログラムの次の命令を
印加して、ステップ端子5TEPに′1″のパルスを印
加すると、前述の如く、−命令が実行され、このとぎに
は、タイマーカウンタ(12に「1」が加算され、その
計数値はt+3となる。Then, both external terminals AC/PC and RAPC are set to '0''.
', apply the next instruction of the program to be evaluated to the external terminal, and apply a pulse of '1'' to the step terminal 5TEP, the - instruction is executed as described above, and at this time, the timer counter ( "1" is added to 12, and the counted value becomes t+3.
この様に、評価すべきプログラムとは異なる命令を実行
させる場合に、外部端子AC/PCを0”、RAPCを
′1”とすることによって、タイマー制御回路(1G+
がタイマーカウンタa2の計数動作を禁止するため、実
際のプログラムでのタイマー計数値とのずれがなくなる
のである。In this way, when executing an instruction different from the program to be evaluated, the timer control circuit (1G+
Since this prohibits the counting operation of the timer counter a2, there is no deviation from the timer count value in the actual program.
(へ)発明の効果
上述の如く、本発明によれば、タイマーの処理プログラ
ムの厳密な評価が可能となるため、タイマーの処理プロ
グラム作成時の間違いや誤動作を防止できる利点を有す
る。(f) Effects of the Invention As described above, according to the present invention, it is possible to strictly evaluate a timer processing program, and therefore it has the advantage of preventing mistakes and malfunctions when creating a timer processing program.
第1図は本発明の実施例を示すブロック図、第2図は第
1図に示された実施例の動作を示すタイミング図である
。
(11+2)(31(4)・・・入出力回路、(5)・
・・インストラクシlンレジスタ% (6)・・・イン
ストラクションデコーダ、 (7)・・・プログラムカ
ウンタ、 (8)・・・RAM。
+91・・・RAMアドレスレジスタ、(10)・・・
アキニームレータ、 ■・・・ALLI、UJ・・・タ
イマーカウンタ、(13)・・・バス、 I・・・切換
回路、 Q9・・・出力モード制出願人 三洋電機株式
会社 外1名
代理人 弁理士 佐 野 靜 夫
第1図FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a timing diagram showing the operation of the embodiment shown in FIG. (11+2) (31(4)...input/output circuit, (5)
...Instruction register% (6)...Instruction decoder, (7)...Program counter, (8)...RAM. +91...RAM address register, (10)...
Akinimulator, ■...ALLI, UJ...Timer counter, (13)...Bus, I...Switching circuit, Q9...Output mode system Applicant Sanyo Electric Co., Ltd. and one other representative Patent Attorney Masao Sano Figure 1
Claims (1)
Mに書き込まれるプログラムの開発あるいは評価をする
ために、ブレーク入力端子に印加された信号に基いて命
令の実行を停止させるブレーク機能と、該ブレーク機能
中にステラフ′入力端子に印加された信号によって一扁
令を実行するステップ機能とを有する評価用チップに於
いて、プログラムカウンタあるいは複数のレジスタの内
容を複数の出力端子に切り換えて出力する切換回路と、
複数の入力端子に印加された信号によって前記切換回路
を制御すると共忙、前記複数の入力端子に所足の信号が
印加されたとぎタイマー回路のカウント動作を停止させ
る48号を出力する出力モード制御回路とを設け、評価
すべきプログラムとは別のブロクラムあるいは命令を実
行するとぎには@11記タイマー回路のカウント動作を
停止可能としたことを特徴とするマイクロコンピュータ
の評価用チップ。1. RO built into one-chip microcomputer
In order to develop or evaluate the program written in M, there is a break function that stops the execution of instructions based on a signal applied to the break input terminal, and a signal applied to the Stellaf' input terminal during the break function. In an evaluation chip having a step function for executing one command, a switching circuit that switches and outputs the contents of a program counter or a plurality of registers to a plurality of output terminals;
When the switching circuit is controlled by signals applied to a plurality of input terminals, output mode control outputs No. 48 that stops the counting operation of the timer circuit when sufficient signals are applied to the plurality of input terminals. A chip for evaluating a microcomputer, characterized in that the counting operation of the timer circuit described in @11 can be stopped when a block diagram or instructions other than the program to be evaluated is executed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59066591A JPH06105433B2 (en) | 1984-04-03 | 1984-04-03 | Chip for evaluation of micro computer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59066591A JPH06105433B2 (en) | 1984-04-03 | 1984-04-03 | Chip for evaluation of micro computer |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60209852A true JPS60209852A (en) | 1985-10-22 |
JPH06105433B2 JPH06105433B2 (en) | 1994-12-21 |
Family
ID=13320326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59066591A Expired - Lifetime JPH06105433B2 (en) | 1984-04-03 | 1984-04-03 | Chip for evaluation of micro computer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06105433B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4969087A (en) * | 1986-11-10 | 1990-11-06 | Oki Electric Industry Co., Ltd. | Single-chip microcomputer |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5227331A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Execution real time integrator |
JPS54139440A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Measuring device for program running time |
JPS57150046A (en) * | 1981-03-12 | 1982-09-16 | Nec Corp | Data processing system |
JPS57196358A (en) * | 1981-05-27 | 1982-12-02 | Nec Corp | Appreciating device of microcomputer |
JPS58105366A (en) * | 1981-12-16 | 1983-06-23 | Fujitsu Ltd | Microcomputer having debug function |
JPS58223848A (en) * | 1982-06-23 | 1983-12-26 | Oki Electric Ind Co Ltd | Microprocessor |
-
1984
- 1984-04-03 JP JP59066591A patent/JPH06105433B2/en not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5227331A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Execution real time integrator |
JPS54139440A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Measuring device for program running time |
JPS57150046A (en) * | 1981-03-12 | 1982-09-16 | Nec Corp | Data processing system |
JPS57196358A (en) * | 1981-05-27 | 1982-12-02 | Nec Corp | Appreciating device of microcomputer |
JPS58105366A (en) * | 1981-12-16 | 1983-06-23 | Fujitsu Ltd | Microcomputer having debug function |
JPS58223848A (en) * | 1982-06-23 | 1983-12-26 | Oki Electric Ind Co Ltd | Microprocessor |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4969087A (en) * | 1986-11-10 | 1990-11-06 | Oki Electric Industry Co., Ltd. | Single-chip microcomputer |
US5088027A (en) * | 1986-11-10 | 1992-02-11 | Oki Electric Industry Co., Ltd. | Single-chip microcomputer |
Also Published As
Publication number | Publication date |
---|---|
JPH06105433B2 (en) | 1994-12-21 |
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