JPS60209824A - 低電圧負荷用のソフト・スタ−ト位相制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発　明　の　背　景 本発明は負荷電流制御回路に関するものであり、更に詳
しくは特に負荷が通常の動作電流よりずっと大きな突入
電流を始動時に流れさすような場合に、比較的高電圧の
交流線路から低電圧の抵抗性負荷を作動するための新し
い位相制御回路に関するものである。

比較的高電圧の電源の周期的波形から比較的低電圧の負
荷を作動することが好ましい場合がよくある。導通、こ
のような負荷は加熱素子または照明素子として用いられ
る様なものであり、タングステンのような抵抗の温度係
数の大きい材料で作られている。従来、電源波形の各半
サイクルの開始後の特定の時点に負荷を電源線路間に接
続し、電源波形のその半サイクルの残りの時間中負荷に
電流を導通させる様に負荷をスイッチングして、負荷電
流の大きさを制御する位相制御回路を用いた場合、［低
温（ｃｏｌｄ）　Ｊの負荷にはかなり大きな突入電流が
流れるので、負荷と直列のスイッチング素子にはかなり
大きなストレスが加わる。始動時の突入電流が通常の動
作電流の１０倍乃至１５倍超えることは珍しいことでは
ない。したがって、このような負荷を制御するために使
用する半導体スイッチング素子は、従来、ずっと小さな
動作電流ではなくてピーク突入電流を安全に扱うことが
要求されてきた。適切な安全余裕を得るため、このよう
な半導体スイッチング素子のサイズとコストは、負荷の
通常の動作電流よりほんの少し大きな電流を扱うように
選ばれた半導体素子に比べてかなり大きくなる。この問
題は、スイッチング素子として、再生形素子でなく電力
用電界効果トランジスタ（ＦＥＴ）または絶縁ゲート・
トランジスタ（ＩＧＴ）のような非再生形スイッチング
素子が使用されるとき特に重要である。というのは、非
再生形スイッチング素子は始動時の負荷のピーク電流を
扱えるような定格のものでないと、所望の飽和動作領域
からはみ出て破壊的に駆動されたり、ラッチ・アップ状
態になってしまうからである。したがって、始動時の突
入電流が通常の動作電流より一桁以上大きくなる可能性
のある形式の負荷の場合にスイッチング素子のピーク電
流を制限する回路を提供するだけでなく、低コストの負
荷制御手段が得られるような定格の回路スイッチング素
子を最大限に保護できるように負荷電力等の負荷パラメ
ータの制御をも行うソフト・スタート（ｓｏｆｔ　５ｔ
ａｒｔ）回路を提供することが望ましい。

発　明　の　要　り 本発明によれば、負荷（例えば、抵抗性負荷、または抵
抗温度係数がゼロでない負荷、または負荷電圧が負荷お
よび制御回路と直列に接続された交流電源から供給され
る電圧より低くなることを必要とする負荷）を通って流
れる低温時の突入電流と通常の動作電流の両方を制御す
るだめのソフト・スタート位相制御回路は、ゲート手段
の出力に発生された制御信号のターンオン状態およびタ
ーンオフ状態に応答して電源と負荷との間を選択的に接
続および切断する電力スイッチング手段を使用する。ゲ
ート手段は、負荷が通常の動作状態にあるときは検知さ
れた負荷パラメータに応答して、または負荷が（意図的
に、または検出された障害状態からの回復に応答して）
最初に付勢されるときは、突入電流を通常の動作電流の
比較的小さい倍数に制限するために選択された始動シー
ケンスに応答して、各ゼロ交差後の所定の時点にターン
オン状態を発生する。負荷ターンオン状態の始動シーケ
ンスは基準レベルとランプ（ｒａｍｐ）信号の瞬時値を
比較することにより発生されたゲート手段作動信号に応
答する。このランプ信号自身は電源線路波形のゼロ交差
毎に終了して再開する。

位相ロック・ループ手段が電源線路電圧のゼロ交差と同
期した場合にだけ、ゲート手段はターンオン状態に駆動
されることができる。ランプ信号が基準レベルに達する
正確な時点は複数の電流源の内の選択された電流源の出
力の和を積分することにより制御される。

好ましい一実施例では、第１のほぼ一定の大きさの電流
源が常に加算母線に接続されていて、ランプ信号を供給
する。第１の電流源のみによるランプ信号は電源線路の
次のゼロ交差でランプ信号が終了する前に基準レベルに
達することはない。

第２の可変の大きさの電流源が始動（ｓｍａｒｔ　）　
／転 運１ｆｆ（ｒｕｉｎ）手段によって制御される。この手
段は負荷電流開始時には第１の状態、すなわち「始動」
状態にあって、第２の電流源から付加的なゆっくりと増
加するランプ電流を加算母線に供給させる。このランプ
電流は、第１の電流に加算されたとき、各ターンオン状
態が開始する時点を次第に進相させ、したがって、「低
温」負荷に対する電流の流れをゆっくりと増加させて、
突入負荷電流を比較的低い値に制限する。負荷が比較的
［退転 常」の動作状態に達したとき、始動／運網手段は別の状
態すなわち［運転（ｒｕｎ）Ｊ状態に設定されて、電流
の大きさが制御される別の電流源の出力を制御するため
に、所望の負荷パラメータを検知することができるよう
にする。この別の電流源の出力は第１の電流源の電流と
加算されて、検知された実際の負荷パラメータの状態に
応じて、ランプ信号の勾配を設定し、負荷のターンオン
時間を制御する。

したがって、本発明の１つの目的は抵抗の温度係数が大
きい負荷のパラメータを制御し、かつ突入電流の生じる
始動状態において低温負荷に流れ得る電流を最小限にす
るソフト・スタート位相制御回路を提供することである
。

本発明のこの目的およびその他の目的は図面を参照した
以下の詳細な説明により明らかとなろう。

のましい　明 まず第１図を参照すると、本発明によるソフト・スター
ト位相制御回路１０は、主作動スイッヂＳを閉じたとき
、電力スイッチング手段１４の動作によって、電源線路
端子Ｌ１および１２間に接続された交流電源１１から負
荷抵抗１２を通って流れる負荷電流ＩＬを制御するため
に用いられる。

標準抵抗値ＲＬを持つ負荷１２は、典型的には、タング
ステン素子等で形成されるような抵抗性負荷であり、動
作時の負荷１２の両端間の平均負荷電圧ＶＬは交流電源
１１の線間電圧より低いか、またはそれにほぼ等しい。

負荷１２の一方の端子は第１の回路端子１０ａしたがっ
て電力スイッチング手段１４の第１の端子１４ａに接続
される。

線路端子Ｌ２は第２の回路端子１０ｂしたがって電力ス
イッチング手段１４の第２の端子１４ｂに接続される。

電源１１と負荷１２との間の第１の線路端子Ｌ１は第３
の回路端子１０ｃに接続され、次いでゼロ交差位相ロッ
ク・ループ手段２０の１つの入力２０ａに接続される。

ゼロ交差位相ロック・ループ手段２０のもう１つの人力
２０ｂは第２の回路端子１０ｂに接続されている。電力
スイッチング手段１４は、扱わなければならないビーク
負荷電流が充分小さい場合には、回路１０の残りの部分
とともに１つの集積回路に集積することができ、また、
負荷電流が大きい場合には別個の電力スイッチング・モ
ジュールとすることができる。電力スイッチング手段１
４は、端子１４ｄの回路共通電位に対して制御人力１４
Ｃに印加される制御電圧Ｖｃの状態に応じて、その端子
１４ａおよび１４ｂ間、したがって回路端子１０ａおよ
び１０ｂ間の負荷電流ＩＬの径路を完成する。

電力スイッチング手段１４は第１および第２の１’ＧＴ
（絶縁ゲート・トランジスタ）素子１６ａ−１および１
６ａ−２（第２図）のような１つ以上の電力スイッチン
グ素子で構成することができる。ＩＧＴ素子１６ａ−１
および１６ａ−２のコレクタ電極は電力スイッチング手
段の端子１４ａおよび１４ｂにそれぞれ接続され、それ
らのゲート電極は両方ともスイッチング手段の入力１４
Ｃに接続され、それらのエミッタ電極は両方ともスイッ
チング手段の共通端子１０ｄしたがって回路共通電位の
端子１４ｄに接続される。電力スイッチング手段１４に
は互いに逆極性のダイオード１６ｂ−１，１６ｂ−２の
ような適当な逆導通手段を設けてもよい。これらのダイ
オードは対応するＩＧＴ素子１６ａ−１および１６ａ−
２のコレクタ・エミッタ接合の両端間にそれぞれ接続す
る。

電力スイッチング素子の一方は、電源波形の各半サイク
ルの間、制御電圧Ｖｃの論理１すなわち［オンｊ状態に
応答して導通状態に駆動され、そして電源波形のその半
サイクルの終りに生じる制御電圧Ｖｃの論理Ｏすなわち
「オフ」状態に応答して導通を終了する。電力スイッチ
ング手段１４をターンオンおよびターンオフするための
実際の制御信号は、ターンオン／ターンオフ手段２２の
入力２．２　ｂの信号の論理状態に応じて、その出力２
２ａに発生される。入力２２ｂの信号はゲート手段２４
の出力端子Ｏから供給される。

データＤ型フリップ７０ツブを含むゲート手段２４は、
ゼロ交差位相ロック・ループ手段（以下、単にＰＬＬ手
段とも呼ぶ）の第１の出力２００からの論理信号をデー
タ人力りに受ける。出力２０Ｃは、ＰＬＬ手段が交流線
路周波数「Ｌにロックされている場合にのみ第１の、例
えば＾の論理レベルになる。ゲート手段２４のリセット
人力ＲはＰＬＬ手段２０の第２の出力２０ｄから信号Ｖ
ｔを受ける。この信号Ｖｆは線路周波数「Ｌの２倍の周
波数（２ｆＬ）を持つ線路電圧同期信号である。ゲート
手段２４のクロック人力Ｃは第１の比較器手段２６の出
力２６ａからの信号を受ける。

この出力２６ａの信号は、第１の比較器手段２６の第１
の非反転（＋）入力２６ｂに於ける電圧Ｖｒを、第１の
比較器の第２の反転（−）入力２６Ｃに於ける基準電圧
レベルＶＲと比較した結果による。基準電圧ＶＲは基準
電圧手段２８によって与えられる。

電圧Ｖｌは、回路共通電位と積分信号母線３２との間に
接続された容量ｍｃｉの積分コンデンサ３０の両端間に
生じる積分電圧すなわちランプ電圧である。積分信号母
線の電圧Ｖ＋はリセット手段３４によって線路電圧のゼ
ロ交差ごとにほぼゼロの大きさに下げられる。リセット
手段３４はその入力３４ａに（ＰＬＬ手段の出力２０ａ
から与えられる）線路ゼロ交差同期情報波形の電圧ｖｆ
を受けて、母線３２に接続されたリセット出力３４ｂと
回路１０の共通電位に接続された共通出力３４ｃとの間
を低インピーダンス接続する。積分信号母線３２がリセ
ット手段３４によって解放されているとき、複数の電流
源からの複数の電流の内の選ばれた電流を加算して積分
コンデンサ３０の電荷を増加させることにより、複数の
相異なる勾配の内の１つの勾配を持つほぼ直線のランプ
（すなわち積分）電圧■Ｉが得られる。回路１０が主ス
ィッチＳを閉じることによって作動されているときに常
に存在する回路動作電位子Ｖｏに応答して、第１の電流
ｗＡ３６が第１のほぼ一定の電流１１（すなわち、１１
＝に、ここでｋは第１の定数）を供給゛する。回路１０
に対する動作電位は電源装置手段３７（第１図には示し
ていないが、第２図に示されている）によって与えられ
る。定電流１１の大きさｋの設定にあたっては、電源波
形のどの半サイクル中においても、第１の電流源３６か
ら電流１１にだけ応答した場合には、充分な電荷が積分
コンデンサ３０に加えられず、したがって積分信号母線
の電圧ｖＩが基準電圧ＶＲに達しないようにする。した
がって、第１の比較器手段の出力２６ａの信号レベルの
状態を変えるためには、電流［３６の電流１１の他に付
加的な電流を積分コンデンサ３０に加えなければならな
い。

この付加的な電流は最初、動作の始動部分の間では第２
の電流源３８によって供給される。第２の電流源から供
給される電流Ｉ２の大きさは可変であり、制御入力３８
ａに与えられる制御電圧Ｖ２’の大きさによって制御さ
れる。第２の（可変の）電流源３８の出力電流１２は始
動／運転スイッチ回路４０の第１のスイッチ部分４０−
１によって積分信号母線３２に接続される。第２の電流
源３８からの電流Ｉ２は第１のスイッチ部分の共通端子
’４　ｏ　−１ａに送られる。この端子４〇−１８は「
始動」状態では第１のスイッチ部分の第１の選択可能端
子４Ｏ−１ｂに、また「運転」状態では第１のスイッチ
部分の第２の選択可能端子４Ｏ−ＩＣに選択的に接続す
ることができる。共通端子４０−１８の選択可能端子４
Ｏ−１ｂまたは４Ｏ−ＩＣに対する接続は始動／運転手
段４２の出力Ｏの信号の論理状態に応答して行われる。

この始動／運転手段４２はデータＤ型フリップ７０ツブ
論理素子を用いて構成することができる。

前述した通り、可変電流■２の実際の大きさは電流源制
御人力３８ａに与えられた制御電圧Ｖ２’の大きさによ
って制御される。この制御電圧Ｖ２’は、長い時定数の
回路網４４（抵抗値Ｒ１のタイミング抵抗４５ｂ１容量
値Ｃ２のタイミング・コンデンサ４５ａ１およびダイオ
ード４４Ｃ（第２図）で構成される）の両端間の電圧降
下だけ動作電圧源＋Ｖｏより低くなった入力３８ａの電
圧である。この電圧降下は第２の電流源の制御人力３８
ａと回路共通電位との間に接続された第３の電流源４６
のほぼ一定の電流Ｉ３　（１３＝に’、ここでに′は電
流源３６の第１の定数にとは異なる第２の定数である）
に応答する。回路網４４および電流源４６に流れる電流
は理想的には最初は大きさがゼロであり、主スィッチＳ
の開成による回路の始動の後に線路周波数同期信号すな
わち出力２０ｃに論理レベル“１゛′が生じるまで電流
源３８からゼロでない電流を供給させるのに有効なレベ
ルにのみ制御電圧Ｖ２”が達するようにする。

第４の電流源４８は別の制御される電流源であり、その
制御入力４８ａの信号の大きさに応答して制御された電
流Ｉ４を供給する。第４の電流源４８は第２の「始動／
運転」スイッチ部分４０−２の共通端子４０−２８に接
続されており、「始動」状態では第２のスイッチ部分の
選択可能端子４Ｏ−２ｂに接続される。端子４Ｏ−２ｂ
は回路共通電位に接続されている。したがって、始動状
態では、電流Ｉ４は積分信号母線３２に供給されず、積
分コンデンサ３０を充電する電流に加算されることはな
い。電流源４８の電流Ｉ４が母［１３２に加えられるの
は、第２のスイッチ部分の第２の選択可能端子４Ｏ−２
ｃが「運転」状態で端子４０−２８に接続されるとき（
第２の電流源からの電流Ｉ２が母線３２に対する接続か
ら実効的に除かれるとき）だけである。第４の電流源の
Ｎ流Ｉ４の大きさは負荷パラメータを検知するセンサ手
段５０によって決定され、このセンサ手段５０は回路共
通端子１０ｄを基準として回路補助制御人力１０ｅに信
号を発生する。センサ手段５０は普通、負荷抵抗１２に
近接して配置され、選択された制御されるべき負荷パラ
メータを監視する。

第２の比較器手段５２が第１の反転（−）人力５２ａを
持ち、この人力は、回路の動作電位十Ｖｏの源に直列に
接続された抵抗値Ｒ２の抵抗５４と第２の電流源３８と
の間の結合点に接続されている。したがって、人力５２
ａの電圧ｖ２は第２の電流源の電流１２の関数になって
おり、Ｖ２＝Ｖｏ　（Ｒ２ＸＩ２）の式で表わされる。

第２の比較器の第２の非反転（＋）人力５２ｂは、回路
の動作電位に直列に接続された抵抗５６と第４の電流源
４８との間の結合点に接続されている。

抵抗５６は抵抗値Ｒ３を持ち、入力５２ｂに与えられる
電圧Ｖ３は電流Ｉ４に関係しており、Ｖ３＝Ｖｏ　（Ｒ
３ＸＩ４）の式で表わされる。

電圧ｖ２およびＶ３を比較すると、（Ｒ２ＸＩ２）と（
Ｒ３ＸＩ４）の関係に応じて第２の比較器の出力５２０
の論理状態が決定される。出力５２Ｃは始動／運転手段
４２のデータ人力りに情報すなわち論理レベルを与える
。このデータ入力のレベルは、「始動」ランプ電流が「
運転」ランプ電流にほぼ等しくなったときに変化して、
回路を「始動」モードから「運転」モードに切換える。

始動／運転手段４２のクロック人力ＣはＰＬＬ手段２０
の出力２０ｄから線路同期信号電圧Ｖｆの波形を受ける
。他方、反転手段５８はＰＬＬ手段の第１の出力２００
からのロック信号を１反転して、非ロック（ロック）信
号を始動／運転手段４２のリセット人力Ｒに与える。し
たがって、（１）回路１０のＰＬＬ手段２０が線路のゼ
ロ交差と同期してロックされ、かつ（２）　「始動」動
作の初期期間が完了した場合にだけ、始動／運転手段４
２の出力によって第２のスイッチ部分の共通端子４０−
２８がその第２の選択可能な「運転Ｊ端子４０−２’Ｃ
に接続されて、電流源４８の電流Ｉ４がコンデンサ３０
で積分される合計電流に加算される。電流Ｉ４はセンサ
手段５０によって制御されるので、母線３２上の積分電
圧Ｖ＋の変化速度は、監視される負荷パラメータに応じ
て変り、線路電圧の各ゼロ交差後のどの時点にゲート手
段２４を作動してターンオン／ターンオフ手段２２を介
して電力スイッチング手段１４をターンオンするかを決
定する。同様に、センサ手段５０を介して好ましくない
状態を検出した場合、または交流線路電圧のゼロ交差に
対する同期した位相ロックが失なわれた場合には、ゲー
ト手段２４の出力が不作動にされて、再びターンオン／
ターンオフ手段を介して電力スイッチング手段１４をタ
ーンオフする。このような場合、障害状態が除去された
とぎ、始動／運転手段４２は回路動作を再始動するため
にスイッチ回路４０の状態を定めるように動作する。

回路１０の動作を更に詳細に説明する前に、第２図の説
明を行う。第２図は第１１図にブロック線図で示した回
路１０の好ましい実施例の回路１０′を示している。

主スィッチＳを閉じたとき、電源装置手段３７によって
動作電圧十Ｖおよび＋Ｖ′が与えられるまで回路１０′
は実質的に不動作のままになっている。このようなこと
が起きるのは電源波形の最初の数個の正極性の半サイク
ルの間であり、正の半サイクルのとき回路入力端子１０
ｃに接続された線路Ｌ１の電圧は正であり、電源装置の
整流器６０が導通し、電源装置の一波コンデンサ６２に
電荷が追加され、コンデンサ６２は分路の定電圧ツェナ
ーダイオード６４のツェナー電圧できまる最大電圧まで
充電される。充電電流は直列の電流制限抵抗６６によっ
て制限される。ツェナーダイオード６４の電圧は必要な
最も高い回路動作電位＋　Ｖ　／を与えるように選択さ
れる。３端子電圧調整器６８が周知の通り、高度に調整
された、より低い第２の動作電位十Ｖを供給する。電肚
十Ｖは直列ダイオード群６９によって第３の回路動作電
位十■ａに低下される。

電源１１の両端間の電圧はゼロ交差位相ロック・ループ
手段の入力端子２０ａおよび２Ｏｂ間にも現われる。こ
れらの端子の各々はそれぞれ直列の電流制限抵抗７０ａ
および７０ｂを介して、それぞれダイオード７２ａおよ
び７４ａ、並びにダイオード７２ｂおよび７４ｂからな
る一対の保護回路に接続される。これにより、第３の比
較器手段７６の第１の反転（−）人カフ６ａまたは第２
の非反転（＋）入カフ６ｂの電圧が回路共通電位よりか
なり負になったり、動作電位子Ｖよりかなり正になった
りすることが防止される。非反転入カフ６ｂは帰還抵抗
７７ａと帰還コンデンサ７７ｂの並列回路で構成された
帰還回路網７７を介して第３の比較器の出カフ６ｃに接
続されている。

第３の比較器の出カフ６ｃは排他的オア・ゲート７８の
入カフ８ａに直結されている。比較器比カフ６０と共通
電位との間に時間遅延回路網８０が接続されている。す
なわち、遅延抵抗８０ａが第１のゲート入カフ８ａと第
２のゲート入カフ８ｂとの間に接続され、遅延コンデン
サ８０ｂがゲート入カフ８ｂと回路共通電位との間に接
続されている。ゲート７８の出カフ８ｃは信号電圧■２
を発生する。信号電圧■２はゼロ交差ごとに生じる正方
向の高論理レベルのパルス２０′　（第１ｂ図）の波形
を持つ。例えば、第１ａ図に示す電源電圧の絶対値ＩＶ
ＩＩＩの波形に対しては時点１ｏ乃至ｔｉｅにそれぞれ
パルス２０′が生じる。各パルス２０′の幅Ｔｐは回路
網８０の時間遅延特性によって決定される。これらのパ
ルスのパルス幅はかなり狭いが、第１ｂ図ではわかりや
すいようにパルス幅を若干誇張して示しである。論理１
のゼロ交差パルス波形■２はゼロ交差位相ロック・ルー
プ手段２０の補助出力２０８に与えられる。ゼロ交差パ
ルスは位相ロック・ループ手段８２の基準周波数人力８
２ａにも与えられる。位相ロック・ループ手段８２は市
販の位相ロック・ループ（ＰＬＬ）集積回路等で構成で
きる。ＰＬＬ手段８２は自走周波数設定コンデンサ８２
ｂおよび種々の抵抗素子８２ｃ乃至８２ｅとともに動作
し、第１の出力８２ｆに線路同期信号波形を送出する。

この波形は線路周波数の２倍の周波数（すなわち２ｋ＞
を持ち、コンデンサ８４を介して位相ロック・ループ手
段の第２の出力２０ｄに結合されている。自走周波数が
線路電圧のゼロ交差にロックされた場合にだけ、ロック
出力８２ｇが論理［１丁レベルに上昇する。ロック出力
８２０の信号は直列抵抗８６ａとろ波コンデンサ８６ｂ
で構成された低域通過ろ波手段８６によって低域通過ろ
波される。直列抵抗８６ａはロック出力８２Ｑと手段２
０の第１の出力２０Ｃとの間に接続され、ろ波コンデン
サ８６ｂは出力２０ｃと回路共通電位との間に接続され
ている。回路のこの部分は米国特許出願箱４３２．００
０号（１９８２年１０月１日出願）に更に詳しく説明さ
れている。簡単に説明すると、各出力２０ｅおよび２０
ｄに波形■２およびＶ、のゼロ交差パルス２０′が初め
て現われた後のある時点【しにロック出力２０ｃの電圧
が論理「１」レベルに上昇するということを述べれば充
分であろう。すなわち第１ｂ図に示すように、数個のゼ
ロ交差パルス、たとえば２個のパルス２０′ａおよび２
０′ｂが生じた後に破線で示すようにロック信号波形の
立上り２０″が現われる。

したがって回路の始動時には出力２０ｃのロック信号は
論理「０」レベルであり、これは論理「１」レベルのロ
ック信号として始動／運転手段４２のデータＤ型フリッ
プフロップ論理素子４２′のリセット人力Ｒに与えられ
る。これにより、少なくともロック信号の立上り２０″
が生じるまで、フリップ７０ツブ４２′の相補出力Ｑは
論理「１」レベル（高レベル）に保持される。

始動／運転手段の７リツプ７０ツブ４２′のＱ出力の論
理「１」レベルに応答して、第４の電流源の端子４８−
１の電圧は高レベルとなり、（ベース抵抗８９を介して
）充分な大きさの電流をスイッチング・トランジスタ４
０−２’　に与えて飽和状態に駆動する。トランジスタ
４０−・２′は第２のスイッチ部分の共通スイッチ端子
４０−２　ａ（すなわちトランジスタのコレクタ）を第
１の選択可能端子４Ｏ−２ｂ　（すなわちトランジスタ
のエミッタ端子）の共通電位に接続するという第２のス
イッチ部分４０−２の機能を電子的に逐行する。電流源
トランジスタ４８′のコレクタＮ流によって与えられる
電流８１４８の出力電流は回路始動時に（トランジスタ
４０−２’の飽和と直列ダイオード９０の逆バイアスと
により）母線３２から実効的に切り離される。フリップ
フロップ４２′の相補出力Ｑの論理［１］レベル（高レ
ベル）は第３の電流源手段４６の入力端子４６ａにも与
えられる。第３電流源のトランジスタ４６′は、直列抵
抗９２ａと温度補償ダイオード９２ｃに直列接続された
分路抵抗９２ｂとからなるベース・バイアス回路網９２
を介してベース駆動を受ける。この第３の電流源の電流
Ｉ３はトランジスタ４６′のエミッタ電極とアース電位
との間に直列に接続された可変抵抗９４ａおよび固定抵
抗９４ｂからなる合計の抵抗によって設定される。第３
の電流源の電流Ｉ３は第３の電流源の出力シンク端子４
６ｂに流入する。同時に、Ｑ出力の論理「１」レベルは
ベース抵抗９６を介して（ＰＮＰ）トランジスタ９７に
も与えられて、これをカットオフさせる。トランジスタ
９７のエミッタ電極には第３の動作電位子ｖａが与えら
れ、コレクタ電極は第２の電流源の入力３８ａに接続さ
゛れている。

以下に説明するように、第３の電流ｗ４６は長い時定数
の回路網４４からその電流Ｉ３を引き出さなければなら
ない。

同時に、論理「１」レベルのロック信号は第２のインバ
ータ９８によって再び反転され、ゲート手段２４のフリ
ップ７０ツブ２４′のデータ人力りに論理ｒＯＪレベル
すなわち低レベル信号を与える。ゼロ交差電圧■２の出
力２０ｅまたはＰＬＬ手段の出力２０ｄ　ｌたがって負
荷抵抗１００両端間）に現われるゼロ交差パルスがあれ
ば、このパルスはダイオード１０２ａおよび１０２ｂに
より論理和をとられて、抵抗１０４の両端間すなわちフ
リップ７０ツブ２４′のリセット人力Ｒに論理「１」レ
ベルを与える。これは、データ人力りが論理ｒＯＪレベ
ルであることと枇まって、確実に、フリップ７０ツブ２
４′の相補出力Ｑすなわち出力２２ｂ−２が論理「１」
レベル（高レベル）となり、ノリツブ７０ツブ２４′の
Ｑ出力すなわち出力２２ｂ−１が論理ｒＯＪレベル（低
レベル）となるようにする。これにより、ターンオン／
ターンオフ手段２２が電力スイッチング手段１４をター
ンオフ状態に保つ。

ターンオン／ターンオフ手段２２としては多くの形式が
可能であるが、本実施例では手段２２は第１および第２
の制御トランジスタ１０６ａ、１０６ｂを含む。これら
の１ＩｉｌＪ１１１１トランジスタのエミッタ電極は回
路共通電位に接続され、ベース電極はそれぞれバイアス
抵抗１０８ａ　１１０８ｂを介して対応する入力２２ｂ
−１，２２ｂ−２の一方に接続されている。トランジス
タ１０６ａのコレクタ電極は抵抗１１０を介してＰＮＰ
電流源トランジスタ１１２のベース電極に接続されてい
る。

トランジスタ１１２のエミッタ電極は電流設定抵抗１１
４を介して動作電位＋Ｖ′に接続されている。ダイオー
ド１１６ａ、１１６ｂおよび分路抵抗１１８を含む付加
的なベース回路部品が動作電位＋Ｖ′とトランジスタ１
１２のベース電極との間に接続されている。トランジス
タ１１２のコレクタ電極はスイッチング・トランジスタ
１０６ｂのコレクタ電極と並列にトランジスタ１２０の
ベース電極に接続されている。トランジスタ１２０のコ
レクタ電極は動作電位−トＶ′に接続され、ベース電極
はトランジスタ１１２からの駆動電流を受ける。トラン
ジスタ１２０はエミッタ・フォロワとして動作し、その
エミッタ電極からターンオン電流をターンオン／ターン
オフ手段２２の出力２２ａしたがって電ノＪスイッチン
グ手段１４の制御人力１４ｃに供給する。出力２２ａと
共通電位との藺に接続された抵抗１２２が、トランジス
タ１２０のエミッタ・フォロワ負荷となる。ターンオフ
・ダイオード１２４の陽極が出力２２ａに接続され、そ
の陰極がターンオフ・スイッチング・トランジスタ１０
６ｂのコレクタ電極に接続されていることにより、入力
２２ｔ）−２が高レベルのとき、制御電圧Ｖｃの大きさ
が急速に低下して、電力スイッチング手段１４を急速に
ターンオフする。コンデンサ１２３がトランジスタ１１
２を含む電流源によって充電され、トランジスタ１２０
を含むエミッタ・フォロワを介して、電力スイッチング
手段の入力の「ターンオン」電流の変化速度を制御する
。始動／運転手段の７リツプフロツプ４２′の相補出力
Ｑの初期の論理「１Ｊレベル（高レベル）はインバータ
９８の出力の低の論理レベルと組み合わさって次の２つ
の役目を果す。

すなわち、（１）ダイオード９９が導通して積分器１２
６の作用を打ち消すので、フリップ７０ツブ２４′のデ
ータ人力りを低の論理レベルに維持する。こ）で積分器
１２６は、動作電位子Ｖと７リツプフロツブ２４′のデ
ータ人力りとの間の直列抵抗１２６ａ、およびデータ人
力りと回路共通電位との闇の積分コンデンサ１２６ｂで
構成されている。（２）ダイオード１３０を順方向バイ
アスして、ダイオード１３０と直列の抵抗１３２ａおよ
び１３２ｂの結合点、すなわち長い時定数の回路網の人
力４４ａに電圧を供給する。ＰＬＬ手段がまだロックれ
ていない場合、入力４４ａの電圧が電位子Ｖａより低い
ときは、ＰＮＰトランジスタ４４′が飽和して、コンデ
ンサ４５ａの両端間を短絡し、順方向バイアス用の直列
のダイオード４４ｃおよび抵抗４５ｂの両端間に電圧降
下を生じさせる。このときトランジスタ９７がカットオ
フしているので、トランジスタ４４′が第３の電流１１
１４６に流れるどんな電流をも供給し、第２の電流源の
入力３８ａは動作電位子■ａから１つのベース・エミッ
タ間のダイオード電圧降下分のみを引いた電圧となり、
第２の電流源のＰＮＰトランジスタ３８′はカットオフ
状態となる。したがって、電流Ｉ２は抵抗値Ｒ２の抵抗
５４を通って流れず、初期には母線３２に供給されない
。

始動時の初期には電流Ｉ２および■４は利用できない。

利用できる唯一の電流は第１の電流＋１１３６からの電
流１１である。この第１の電流源３６はＰＮＰ電流源ト
ランジスタ３６′を有する。トランジスタ３６′はその
エミッタ電極が可変抵抗１３８ａおよび固定抵抗１３８
を介して動作電圧源＋■に接続され、ベース電極が温度
補償ダイオード１４０および第１のバイアス抵抗１４２
ａを介して同じ動作電圧源子Ｖに接続されており、この
ベース電極は第２のバイアス抵抗１４２ｂを介して回路
共通電位にも接続されている。ツェナー・ダイオード１
４４の陽極が回路共通電位に接続されている。他方、ツ
ェナー・ダイオード１４４の陰極は電流源トランジスタ
３６′のコレクタ電極と第１の電流源の出力３６ａの両
方に接続されている。出力３６ａは母線３２に接続され
、したがって積分コンデンサ３０と第１の比較器手段２
６の入力２６ｂとに接続されている。この構成により、
動作電位子Ｖが印加されると直ちに、第１の電流源３６
は第１の電流１１を供給し始める。

この結果、積分コンデンサ３０はダイオード１４４のツ
ェナー電圧に等しいランプ電圧■ｌの最大レベルに向っ
て直線的に充電される。

積分コンデンサ３０の両端間の電圧■工は入力抵抗１５
０を介して演輝増幅器２６′の非反転入力２６ｂ′に与
えられる。入力２６ｂ′は帰還抵抗１５２を介して演算
増幅器出力２６０′に接続されている。演算増幅器出力
２６０′は第１の比較器の出力２６ａに接続される。第
１の比較器の出力２６ａは以下に説明するように７リツ
プ７０ツ１２４′のりＯツク人力Ｃにクロック信号を供
給する。演算層ＩＩＡ器の反転入力２６８′は比較用基
準電圧ＶＲの入力２６ｃに接続されている。この入力２
６ｃは基準電圧手段２８から基準電圧ＶＲを受ける。基
準電圧手段２８のこの基準電圧は、動作電位子Ｖと回路
共通電位との間に接続された、分圧器を構成する第１の
抵抗１５４ａおよび第２の抵抗１５４ｂの結合点に現わ
れる。分圧器は抵抗１５４ａと並列接続された初期設定
コンデンサ１５６を用いる。

前述した通り第４のく第２の可変の）電流＋１１４８は
、ダイオード９０、電流源トランジスタ４８′およびエ
ミッタ抵抗５６を用いる。トランジスタ４８′のベース
電極は、電流源制御入力４８ａに接続された第１の抵抗
１５０を含む回路網によってバイアスされる。電流源制
御人力４８ａは、負荷抵抗１２の選択されたパラメータ
を監視するセンサ手段５０の出力変化に応動しなければ
ならない。図示した実施例では、負荷抵抗の温度が選択
された検知すべきパラメータであり、このためセンサと
しては負荷抵抗に物理的に近接して配置されたサーミス
ター５０′が用いられる。サーミスタ５０′は回路共通
電位端子１０ｄとセンサ入力端子１０ｅとの間に接続さ
れる。負荷１２の温度変化に応じて変るセンサの抵抗を
電気信号に変換するため、手段１５５が使用される。手
段１５５は演算増幅器１５６を含み、演算増幅器１５６
の第１の反転（−）入力がセンサ入力端子１０ｅに接続
され、かつ抵抗１５８を介して回路共通電位にも接続さ
れている。演算増幅器１５６の他方の非反転（」−）入
力１５６ｂは、動作電位十Ｖと回路共通電位との間に接
続された第１の抵抗１６０ａおよび第２の抵抗１６０ｂ
からなる基準分圧器１６０の出力結合点のほぼ一定の基
準電位ｖ１を受ける。演算増幅器出力１５６Ｃは第４の
電流源の制御入力４８ａに接続され、また帰還抵抗１６
２および帰還コンデンサ１６４を介して演算増幅器入力
１５６ａに接続されている。この入力１５６ａには負荷
の温度に応じた電圧Ｖｔが坦われる。温度設定値の設定
を演算増幅器出力１５６Ｇによって容易に制御できるよ
うに、入力１５６ａを可変抵抗回路網１６６を介して動
作電位十Ｖに接続することによって負荷の温度に応じた
電圧ｖｔが可変とされる。この回路網１６６は第１およ
び第２の固定抵抗１６６ａおよび１６６ｂと可変の温度
設定抵抗１６６′を含む。第１の固定抵抗１６６ａは入
力１５６ａと回路補助端子１０ｆとの間に接続され、第
２の固定抵抗１６６ｂは回路補助端子１０ｇと動作電位
十Ｖとの間に接続される。可変温度設定抵抗１６６′は
端子１０［と１０ｇとの間に接続され、典型的には、特
に回路１０が集積回路形式で製造されるときには、回路
１０に対して外部取付は部品とする。出力１５６Ｃの電
圧は第４の電流源に対する制御電圧となる。したがって
、電流■４はサーミスタ５０′の抵抗と温度設定抵抗１
６６’　（およびそれに結合された抵抗１６６ａ　、１
６６ｂ　）とによって設定することができる。

第４の電流源に対する増幅器出力１５６ｃの電圧の制御
作用は、また第４の電流源のバイアス回路網１６８によ
って制限される。第４の電流源のバイアス回路網１６８
は、第１の抵抗素子１６８ａ、第２の抵抗素子１６８ｂ
、Ｆ波コンデンサ１６８Ｃ１およびダイオード１６８ｄ
を含む。第１の抵抗素子１６８ａは回路補助端子１０ｈ
と１０１との間に接続されている。第２の抵抗素子１６
８ｂは端子１０ｉと電圧＋Ｖａの電圧源との間に接続さ
れている。ろ波コンデンサ１６８ｃは直列接続された抵
抗１６８ａおよび１６８ｂの両端間に接続されている。

ダイオード１６８ｄの陽極は端子１０ｈに接続され、陰
極は電流源トランジスタ４８′のベース電極に接続され
ている。可変抵抗１６８′が端子１０ｈと１０ｉとの間
に接続される（典型的には集積回路形式の回路１０に対
して外部取付は部品とする）。この可変抵抗１６８′は
、電流源トランジスタ４８′に与えられるバイアス電流
を制御するためのものであり、したがって、負尚の温度
（すなわち電力）の制御のためにサーミスタ５０′が使
用される場合、最大負荷抵抗電力レベルを制限するため
のものである。

負荷１２の温度変化に応じてほぼ直線的に制御される電
流■４は第２の比較器手段５２の人力５２ｂに電圧■３
を発生する。入力５２ｂは入力抵抗１７０を介して比較
器５２′の非反転（＋）入力５２ｂ′に接続される。比
較器５２′の反転（−）入力５２８′は第２の比較器の
人力５２ａに接続されている。帰還抵抗１７２が入力５
２ｂ′と出力５２０′との間に接続され、出力５２０′
は第２の比較器の出ｈ５２Ｃに接続されている。出力５
２ｃはダイオード１７４の１ｌｉｔ！ｉに接続されてお
り、ダイオード１７４の陰極は始動／運転手段の７リツ
プ７０ツブ４２′のデータ人力りに接続されている。こ
の人力りはもう１つのダイオード１７６の陰極にも接続
されている。ダイオード１７６の１極はフリップ７０ツ
ブ４２′のＱ出力に接続され、抵抗１７８を介してアー
ス（共通）電位に接続されている。ダイオード１７４お
よびラッチ・ダイオード１７６は抵抗１７８とともに２
人力オア・ゲート手段を構成し、フリップ７０ツブ４２
′のＱ出力の電圧と第２の比較器の出力５２ｃの電圧の
うち、より一層正である電圧を７リツプフロツプ４２′
のデータ人力りに与える。

次に、すべての図面、特に第１ａ図乃至第１ｄ図を参照
して動作の説明を行う。回路１０または１０′は電源波
形の最初の正極性の半サイクルまで動作電力を受けない
。このため、電源装置手段３７が動作電位を供給できる
ようになった後はじめて、ゼロ交差位相ロック・ループ
手段２０が正のパルス２０′を発生し始める。回路に電
力が加えられた後の数個のゼロ交差まで、位相ロック・
ループ手段８２は電力線路電圧のゼロ交差にロックされ
ない。電源波形のこのような最初の数個の半サイクルの
間、たとえば第１ａ図に示す電源１１の電圧絶対値ＩＶ
ＩＩＩの波形の最初の半サイクルの波形２００で例示す
る時点１ｏと時点ｔｌとの間、正方向の論理「１」のパ
ルス２０′ａが時点【０で発生され、出力２０ｅに得ら
れる。ゲート手段の７リツプフロツプ２４′はそのリセ
ット人力Ｒに論理「１」レベルを受けて、電力スイッチ
ング手段１４を１ト導通状態に維持４る。同時に、リセ
ット手段のトランジスタ３４′が直列抵抗３５を介して
充分なベース電流を受けて、母線３２と共通電位との間
を低インピーダンスとする。

パルス２０’ａ（第１ｂ図）が論理「０」レベルに戻っ
たとき、リセット手段のトランジスタ３４′は母Ｉ！３
２を解放し、このためは、ずゼロの母線の電圧ｖ１は積
分コンデンサ３０が第１の電流源３６の電流１１によっ
て充電されるにつれて、直線的に上昇し始める。前に述
べたように、ゼロ交差位相ロック・ループ手段の出力２
０Ｇのロツ−り信号電圧はまだ論理「０」レベルである
ので、フリップフロップ４２′のリセット人力Ｒは論理
「１」レベルが供給されており、このため、第２および
第４の電流源が不作動にされていて、積分コンデンサ３
０には電流１２、［４のいずれも供給されない。したが
って積分電圧Ｖには電流１１にだけ応答して直線的に上
昇する。このとき、ランプ電圧２０５ａ　（第１Ｃ図）
の変化速度は第１の電流源の可変抵抗１３８ａによって
設定されて充分に低いので、ランプ電圧２０５ａは電源
波形の特定の半サイクルの終りの時点ｔ１までに基準電
圧ＶＲのレベル２１０に達しない。時点ｔ１で、電源１
１の電圧の絶対値が再びゼロとなり、次のゼロ交差パル
ス２０’ｂが発生ずる。このパルスに応答して、リセッ
ト手段３４は積分コンデンサ３０を急速に放電し、積分
電圧Ｖ＋はほぼゼロの電圧レベルに引き戻される。した
がって、ゲート手段の７リツプ７０ツブ２４′はクロッ
ク人力Ｃにパルスを受けず、作動されない。このため、
電力スイッチング手段１４は負荷１２を通して負荷電流
ＩＬを流す径路を作らない。位相ロック・ループ手段８
２が線路電圧のゼロ交差と同期した状態にロックされる
まで、電源波形のすべての半サイクルに対して上記シー
ケンスが繰り返される。

例示のため、この日ツク動作が電源波形の半サイクル２
００ａの間、すなわち時点【１と時点ｔ２との間に行わ
れたものと仮定すると、第１ｂ図の立上り２０″で示す
ように、半サイクル開始時点ｔ１の後の時点ｔＬにゼロ
交差位相ロック・ループ手段の出力２０ｃのロック信号
電圧が論理「１」レベルに上昇する。

電源波形のこの半サイクル２００ａの間の動作の際、前
述した通り母線３２はリセット手段３４によって時点ｔ
ｌにほぼゼロ・ボルトにリセットされ、そして時点ｔ１
のすぐ後にリセット手段により解放される。このため母
線３２の積分電圧ＶＩは、第１の電流源の電流１１にの
み応答して、部分２０５ａ’　（第１Ｃ図）で示すよう
に最低の変化速度でほぼ直線的に増加する。時点１．に
ロック信号出力２０Ｇのレベルが変化するとき、母線３
２の電流は変化しない。そのとき、出力２０Ｃの電圧は
論理「１」レベルに上昇するので、始動／運転手段の７
リツプ７０ツブ４２′のリセット人力Ｒに論理ｒＯＪレ
ベルが与えられて、フリップ７０ツブ４２′の出力が解
放され、またインバーク９８の出力に論理「１」レベル
が与えられて、ゲート手段のノリツブ７０ツブ２４′の
データ人力りが解放される（データ人力りの電圧は積分
回路１２６の動作によって論理「１」レベルに向って上
昇する）。始動／運転手段の７リツプ７０ツブ４２′の
相補出力Ｑが論理「１」レベルに留まっているので、リ
セット手段のトランジスタ４０−２’　は飽和状態にな
っていて、電流Ｉ４の電流１１１４８を作動しない。一
方、トランジスタ４４′は飽和状態になっていて、電流
１２の電流源３８を作動しない。したがって母線３２の
積分電圧Ｖｔは部分２０５ａ’で示すように遅い変化速
度で上昇し、基準電圧ＶＲのレベル２１０に達しないう
ちに時点ｔ２でリセットされる。このため、電源波形の
この半サイクルの間は電力スイッチング手段１４は作動
されない。

ロック信号が発生した後の最初のゼロ交差のとき、すな
わち時点ｔ２に、ゼロ交差位相ロック・ループ手段２０
の出力２０ｅ　、２０ｄの両方に出るパルス２０′がロ
ック信号とともに使用されて、回路は「始動」モードの
動作で負荷電流を流すように調整される。ゼロ交差パル
ス２０′はダイオード１０２ａを介して送られてゲート
手段の７リツプ７０ツブ２４′をリセットするとともに
、始動／運転手段の７リツプ７０ツブ４２′のクロック
人力Ｃにクロック・パルスを与える（フリップフロップ
４２′のリセット入力Ｒはこのとき、ロック信号により
解放されている）。たとえ負荷の温度が可変抵抗１６６
′によって設定された温度より低くなって、第４の電流
源の入力４８ａに充分な電位が存在してトランジスタ４
８′が幾分かの電流Ｉ４を供給したとしても、トランジ
スタ４０−２′が飽和していて、電流１４を母線３２に
加えないようにする。しかし、第４の電流源のトランジ
スタ４８′を通って電流が流れるため、電圧ｖ３は動作
電位■ａ、より低くなる（この動作電位は、トランジス
タ３８′が導通していないため、第２の比較器の入力５
２ａの電圧■２となる〉。

。動／運転手段のフリップ７０ツブ４２′のクロック人
力Ｃに有効なりロック・パルスが存在し、フリップフロ
ップ４２′のリセット人力Ｒが解放されているにも拘わ
らず、第２の比較器の出力５２Ｃ１したがってノリツブ
７０ツブ４２′のデータ人力りは論理「０」レベルとな
り、フリップフロップ４２′はリセット状態に維持され
る。フリップ７０ツブ４２′の相補出力Ｑの論理「１」
レベル（高レベル）は既に第３の電流源４６をターンオ
ンしているが、ダイオード１３０が逆バイアスされるこ
とに応答してトランジスタ４４′が飽和状態からカット
オフ状態に切り換わったとき、コンデンサ４５ａは抵抗
値Ｒ１の抵抗４５ｂを通ってゆっくり充電され始め、電
流Ｉ３が小さな初期値で流れ始める。これにより、人力
３８ａの電圧、すなわち第２の電流源のトランジスタ３
８′のベース電圧が可変抵抗４５ｂの抵抗値Ｒ１とコン
デンサ４５ａの容量値Ｃ２によってきまる速度で電圧子
Ｖａから下降し始める。制御電圧Ｖ２’がほぼ直線的に
下降するので、時点ｔ２のリセット・パルス２０′が終
了してリセット手段３４が不作動にされた後、第２の電
流源の電流Ｉ２が増加し始める。直線的に増加する電流
Ｉ２が定電流１１に加わってコンデンサ３０を充電する
ので、電圧■Ｉの部分２０５ｂで示すように積分電圧Ｖ
Ｉはより早い速度で上昇する。したがって部分２０５ｂ
の変化速度の勾配は部分２０５ａの勾配より大きくなる
。可変抵抗４５ｂおよび９４ａの調整により電流（１１
＋１２）を調整して、半サイクル２００ｂが終了する時
点ｔ３のすぐ前の所定の時点で積分電圧■Ｉの部分２０
５ｂが第１の比較器の基準電圧ＶＲのレベル２１０に達
するようにする。このレベルに達したとき、すなわち時
点（ｔ３−ＴＩ）に於いて、通常は低い第１の比較器の
出力２６ａの電圧が急速に論理「１」レベル（高レベル
）に変り、ゲート手段の７リツプ７０ツブ２４′のクロ
ック人力Ｃに立上り波形を与える。データ人力りがほぼ
論理「１」レベルまで上昇したとき、ゲート手段の７リ
ツプ７０ツブの出力Ｑが作動され、出力Ｑが不作動にさ
れて、ターンオン／ターンオフ手段の入力２２ｂ−１に
論理「１」レベルを与え、入力２２ｂ−２に論理「０」
レベルを与える。これにより、ターンオン／ターンオフ
手段２２が電力スイッチング手段１４を作動して、時点
【３のゼロ交差の直ぐ前の短い時間Ｔ１の間、抵抗負荷
１２に負荷電流ＩＬが流れる。時点ｔ３に、非常に短い
パルス幅Ｔｐのもう１つのパルス２０′が発生する。こ
のためゲート手段の７リツプ７０ツブ２４′がリセット
されて、その出力Ｑは論理「０」レベルになり、出力Ｑ
は論理「１」レベルに戻る。これによりターンオン／タ
ーンオフ手段２２は電力スイッチング手段１４に対する
駆動電圧を除き、これを非導通状態にターンオフして、
負荷１２に電流が流れないようにする。したがって、抵
抗負荷は最初に、非常に短い持続時間Ｔ１の負荷電流パ
ルス２１５ａ　（第１ａ図）を受ける。

コンデンサＣ２と抵抗Ｒ１によって設定された第２の電
流８１３８用のランプ時定数は充分長いので、電源波形
の複数の半サイクルを経過した後はじめて、電流Ｉ２が
充分に大きくなって、電圧■２を、第２比較器５２の残
りの入力５２ｂのレンサにより制御される電圧Ｖ３と同
じレベ・ルまで下げる。この複数のサイクル中、電流Ｉ
２の大きさは（電圧Ｖｌの各部分２０５のピークをつな
いだ一点鎖線２１２で示すような長い時定数で）次第に
大きくなる。ゆっくり増加する電流１２が一定の電流１
１に加えられたとき、部分２０５ｂ乃至２０５丁のよう
に傾斜部分２０５の勾配が徐々に増大して、電力スイッ
チング手段の入ツノ電圧Ｖｃの存在する時間がパルス２
１５ａ乃至２１５ｅの持続時間で示すように長くなる。

したがって、時点ｔ３にパルス２０′によってリセット
された後、積分電圧の部分２０５Ｃは、第２の電流源の
電流Ｉ２がより大きくなるため、前の部分２０５ｂの変
化速度より大きい変化速度で上昇し、その結果、部分２
０５ｂが基準電圧のレベル２１０を横切る時点より早い
時点すなわち時点（ｔ４−Ｔ２）に、部分２０５Ｃは基
準電圧ＶＲのレベル２１０に達する。したがって、電源
波形の半サイクル２００Ｃの間、電力スイッチング手段
は制御電圧として作動パルス２１５ｂを受けて、前の半
サイクルの電流パルス２１５ａの持続時間Ｔ１より大き
な持続時間Ｔ２の電流パルスを供給する。同様に、後続
の半サイクル２００ｄ　、２００ｅ　ａよび２００ｒの
間、第２の電流源の電流■２が増大するため、積分電圧
Ｖ＋の傾斜部分２０５ｄ　、２０５ｅ　、２０５ｆの大
きさが大きくなり、これらの部分の各々はほぼゼロのリ
セット値から上昇して、それぞれの半サイクル波形の終
了する時点たとえば時点ｔ５、ｔ６、ｔ７よりも次第に
より早い時点に基準電圧ＶＲのレベル２１０に到達する
。したがって、電力スイッチング手段１４が作動されて
、各負荷電流パルス２１５ｃ　１２１５ｄ　、２１５ｅ
として負荷電流ＩＬが流れる時間■３、Ｔ４、Ｔ５が次
第に大ぎくなっていく。例示のため、第２の電流源の電
流Ｉ２の増大により時点ｔ６と時点ｔ７との間の期間内
に充分な持続時間の負荷電流パルス２１５ｅが得られ、
電源波形の次の半サイクル２００ｇの初めに、第２の比
較器の入力５２ａの電圧Ｖ２が第２比較器の第２人力５
２ｂの電圧ｖ３とほぼ等しくなって、第２の比較器の出
力５２０が状態を変えて、ダイオード１７４およびフリ
ップフロップ４２′のデータ人力りに論理「１」レベル
（高レベル）を供給した仮定する。

このとき、たとえば時点ｔ７に、トランジスタ３４′お
よび４０−２’　によって第２および第４の電流源がリ
セットされると共に、ゲー（一手段のフリップフロップ
２４′が再びリセットされる。

パルス２０′はまた始動／運転手段の７リツプ７０ツブ
４２′のクロック人力Ｃの適正なりロック・パルスとな
る。電圧■２が電圧Ｖ３以下になったことに応答して第
２の比較器の出力５２′の状態が変化するため、フリッ
プ７０ツブ４２′のデータ人力りは論理［１］レベルと
なっている。このようにして、フリップフロップ４２′
の入力りの論理「１」レベルはクロックにより出力Ｑを
論、理「１」レベルにセットし、相補出力Ｑを論理「０
」レベルにリセットする。後者の動作は同時に電流源手
段４４および４６を不作動にし、トランジスタ９７を飽
和状態にして第２の電流源のトランジスタ３８′をカッ
トオフにし、またトランジスタ４０−２’を飽和状態か
ら離脱させる。フリップフロップ４２′の出力Ｑの論理
「１」レベルはダイオード１７６を介してデータ人力り
を論理「１」レベルにラッチし、回路の動作を「始動」
モードから［運転Ｊモードに変える。回路１０の電源が
切断されるか、またはゼロ交差位相ロック・ループ手段
における線路周波数のゼロ交差と同期したロック状態が
はずれてフリップフロップ４２′のリセット入力Ｒに論
理「１」レベルが現われるまで、フリップフロップ４２
′は「運転」モードの状態にとどまる。運転モードでは
、始動用の第２の電流源３８が不作動にされて、電流Ｉ
２が流れなくなる。しかし、トランジスタ４０−２′の
カットオフにより、ダイオード９０の陽極から低インピ
ーダンスが除かれ、第２の可変電流源の電流Ｉ４が積分
信号母線３２に加えられ、積分された電圧部分２０５＋
＋以降の電圧部分の勾配がセンサ（５０’　）によって
制御される。このように、各ゼロ交差後の遅延時間、す
なわち電力スイッチング手段１４が負荷１２に電流を流
せるように作動されるまでの時間は、監視されている実
際の負荷パラメータに応答して発生される制ｍ誤差電圧
■３信号に比例づる電流源電流Ｉ４によって設定される
。「始動」の際の最初の時間の間では平均負荷電流ＩＬ
が徐々に増加し、「運転」状態の通常の負荷電流より著
しく大きなピーク電流を電力スイッチング手段１４の素
子１６が通さないようにしていることが理解されよう。

「運転」モードでは、センサ（５０’　）とそれに付随
したブリッジ形式の増幅器手段１５５によって、電流ｌ
Ｉ４８のベース基準電圧が入力４８ａに与えられる。図
示した例では、サーミスタ５０′は抵抗１６０ａ　１１
６０ｂ　、１６６ａ　、１６６ｂ　、１６６’　、およ
び１５８とともにブリッジ回路を構成している。負荷抵
抗の温度が所望の温度になっている場合は、増幅器の第
１の入力１５６ａの電圧Ｖｔは増幅器の第２の入力、１
５６ｂの電圧Ｖ１に実質的に等しい。増幅器出力１５６
Ｃは所望のレベルになっており、可変抵抗１６８′の調
整により、第４の電流源のトランジスタ４８′のベース
電極の電圧を動作電位ｖａより低くきめる。このベース
電極の電圧はエミッタ抵抗Ｒ３を通る電流、したがって
積分信号母線３２に加えられる電流源出力電流１４をき
める。所望の抵抗動作温度で、第１の電流源３６からの
定電流１１に加えられたこの電流Ｉ４は、積分コンデン
サ３０を直線的な速度で充電する。その結果、電源波形
の半サイクル２００ｇではゼロ交差パルス２０’の終了
後、時点ｔ７から時点【８までの時間内に、積分電圧Ｖ
＋は所望の直線部分２０５ｇを持つ。直線的に増加する
部分２０５（］は基準電圧のレベル２１０を時点（ｔ６
−Ｔｏ）に横切る。この時点で、第１の比較器の出力２
６ａは状態を変えて、グー１〜手段の７リツプ７０ツブ
２４′をクロック動作させて、そのデータ人力りの論理
「１」レベルによりターンオン／ターンオフ手段２２を
介して電力スイッチング手段１４に送り、これをターン
オンして電流パルス２１５ｆの開始させる。このパルス
２１５「は電源波形の特定の半サイクルの終りの時点ｔ
８に次のゼロ交差パルス２０′で終る。このように負荷
電流は時間Ｔｏの間流れる。この時間Ｔｏ）よ負伺抵抗
を所望の温度に維持するのに充分な電流を得るのに必要
な時間である。負荷電流パルスの前縁２１５、ｆ′の開
始時点は負荷抵抗の温度変化に・応じて、矢印Ａで示す
ように（第１ｄ図）いずれの方向にも変えることができ
る。これにより、負ｍ温度設定調整器１６６′の設定値
に対して、負荷電流したがって負荷温度を制御すること
ができる。

一時的な負荷抵抗の増大、線路電圧の低下等により負荷
温度が低下した場合、サーミスタの抵抗が増大し、監視
電圧Ｖｖが上管するので、第４の電流源の制御人１４８
ａの電圧が低下する。これに応じて第４の電流源のトラ
ンジスタ４８′のベース電極の電圧が低下し、抵抗Ｒ３
の両端間の電圧が増大するので、電流■４が増加する。

これにより、積分コンデンサ３０に与えられる合計電流
が増加し、積分電圧ｖ１の傾斜部分、たとえば部分２０
５ｈ　（第１Ｃ図）の勾配が大きくなる。そのため、電
圧Ｖ！が対応するゼロ交差（たとえば、電源波形の半サ
イクル２００ｈの場合には時点ｔ８のゼロ交差）の後に
基準電圧ＶＲのレベル２１０に達するまでの遅延時間が
短かくなる。負荷電流パルス２１５ｇは時点（ｔｇ−Ｔ
ｏ）で始まる。この場合、電流パルスの前縁２１５！Ｉ
ｆ’　は負荷が所望のパラメータ・レベルにあるときの
電流パルス２１５ｒの前縁２１５Ｍ　よりも早く各半サ
イクルにおいて生じる。パルス２１５ｇの負荷電流導通
時間ＴＤ＋が伸びたため、負荷の消費電力が増大し、し
たがって負荷温度が上昇する。所望のパラメータに対す
る持続時間Ｔｏより長い持続時間の付加的な電流パルス
群が電源波形の付加的な半サイクル群（図示しない）の
間に発生する。

この場合、負荷温度が所望のレベルに上昇するまで、負
荷温度が上昇するにつれてパルスの持続時間は次第に短
くなる。所望の温度になると、サーミスタ（セン’Ｊ）
５０’の抵抗がブリッジを平衡させるような値になる。

そして第４の電流源の入力４８ａの制御電圧は所望の持
続時間Ｔｏの電流パルス２１５ｆを発生させるようなレ
ベルに戻る。

増大された電流パルス２１５ｇの最大持続時間は抵抗１
６８′を変えることによって設定することができる。ま
た可変抵抗１６８′とそれに付随する固定抵抗１６８ａ
および１６８ｂは１つの固定抵抗に置き換えることがで
きる。この固定抵抗は、センサの増幅型出“力電圧によ
って第４の電流源のトランジスタ４８′のベース電極を
動作電位十■ａ以下に引き下げることのできる電圧の固
定限界を設定する。これはパルス２１５の導通期間Ｔに
対する最大位相進み限界を与え、通常の「運転」モード
に於ける電力スイッチング手段１４の素子１６に対する
最大電流定格を設定する。

逆に抵抗性負荷１２の温度が上昇した場合、温度監視用
のセンサであるサーミスタの抵抗値が小さくなり、電圧
Ｖｔの値が減少するので、第４の電流源の制御人力４８
ａの電圧が上昇する。これに応答して、第４の電流源の
トランジスタ４８′のベース電極の電圧が上昇し、抵抗
５６の両端間の電圧が減少し、第４の電流源の出力電流
Ｉ４が減少する。このため、積分コンデンサ３０に与え
られる合計電流が減少し、積分電圧Ｖｒの部分２０５ｉ
の勾配は小さくなる。その結果、電源波形の特定の半サ
イクルの期間（たとえば波形２００１の時点ｔ９から時
点ｔｈｅまでの半サイクル期間）の始めのゼロ交差パル
ス（たとえば時点【９のパルス２０′）の後で、積分電
圧の部分２０５１が基準電圧レベル２１０に達ターるま
での時間が所望の負荷抵抗の場合より遅くなる。したが
って、ゲート手段の７リツプ７０ツブのクロック人力Ｃ
を作動するための第１の比較器の正方向への変化は、半
サイクル期間の内のより遅い時点、たとえば（ｔ＋＋＋
−Ｔｏ−）で起きる。このため、電力スイッチング手段
１４はその半サイクルの内で作動される時点が遅くなり
、負荷電流ＩＬの導通パルス２１５ｈの持続時間はＴｏ
−のように若干狭くなる。

電流パルス２１５ｈは前縁２１５ｈ’で始まるが、これ
は所望のパラメータ・レベルで動作する負荷に対応した
前縁２１５ｆ′よりも電源波形の半サイクルの内の遅い
時点で発生する。電流導通時間Ｔｏ″″が短かくなるた
め、負荷電力消費が減少し、したがって負荷温度が低下
する。持続時間の短い電流導通パルス２１５ｈの付加的
なサイクル群（図示しない）が発生し、負荷温度が低下
するにつれてパルスの持続時間は徐々に長くなり、負荷
が所望の温度レベルに戻ったとき所望の電流導通時間Ｔ
Ｄになる。以上のように、負荷の温疫等の被監視負荷パ
ラメータが「運転」モードで制御される。

上述したように、回路が−Ｈターンオフした後にターン
オンされたとき、または電源波形のゼロ交差に同期して
ロックされた状態が失なわれたときには、ゼロ交差位相
ロック・ループ手段２０のロック信号出力２００が再び
論理「１」レベルとなり、線路波形に対して同期したロ
ック状態が再び得られたとき、回路１０は再び「始動」
モードに入る。そして持続時間が次第に長くなる電流パ
ルス２１５ａ乃至２１５ｅが生じさゼた後、「運転」モ
ードに再び設定することができる。

低電圧負荷に対する新規なソフト・スタート位相制御回
路を好ましい実施例を参照して説明してきたが、当業者
がこれに多数の変更や変形を加えることは容易である。

したがって、本発明は請求範囲により限定され、好まし
い実施例の説明のために述べた細部や手段に限定される
ものではない。

【図面の簡単な説明】

第１図は本発明の原理に従って構成された低電圧抵抗性
負荷用のソフト・スタート位相制御回路の概略ブロック
図である。第１ａ図乃至第１ｄ図は第１図および第２図
の回路の種々の点に於ける波形を同じ時間軸上に示す波
形図である。第２図は本発明による低電圧抵抗性負荷用
のソフト・スタート位相制御回路の好ましい実施例の回
路図である。 （符号の説明） １０・・・ソフトスタート位相制御回路、１１・・・交
流側Ｌ １２・・・負荷、 １４・・・雷カスイツチング手段、 １６ａ−１，１６ａ−２・・・絶縁ゲート・トランジス
タ、 ２０・・・ゼロ交差位相ロック・ループ手段、２２・・
・ターンオン／ターンオフ手段、２４・・・ゲート手段
、 ２６・・・第１の比較器、 ２８・・・基準電圧手段、 ３０・・・積分コンデンサ、 ３４・・・リセット手段、 ３６・・・第１の電流源、 ３８・・・第２の電流源、 ４０・・・始動／運転スイッチ回路、 ４２・・・始動／運転手段、 ４４・・・長い時定数の回路網、 ４６・・・第３の電流源、 ４８・・・第４の電流源、 ５０・・・センサ、 ５０′・・・サーミスタ、 ５２・・・第２の比較器。

Claims (1)

1. 【特許請求の範囲】 （１）　始動時と通常の動作時の両方で交流電源から負
   荷へ流れる電流を位相制御する回路に於いて、 １１ＪＩＩＩ信号の第１の信号状態および第２の信号状
   態に応答してそれぞれ上記電源と上記負荷との間を選択
   的に接続および切断する電力スイッチング手段、 電源信号波形の複数の相次ぐゼロ交差の各ゼロ交差時と
   ほず同時に生じる選ばれた方向の遷移を持つ少なくとも
   １つの信号を発生すると共に、上記型なくとも１つの信
   号の選ばれた遷移が上記電源信号波形の相次ぐ各ゼロ交
   差と本質的に同時に生じる場合にのみロック信号を発生
   する手段、各々の上記型なくとも１つの信号の選ばれた
   遷移に応答して第１の値で始まり、且つその後の次に続
   く上記型なくとも１つの信号の選ばれた遷移が生じるま
   でに上記第１の値より大きな第２の値に達するランプ信
   号を発生するランプ信号発生手段、 上記ランプ信号の瞬時値が所定値を超えたことに応答し
   て上記第１の制御信号状態を発生し、その後の次に続く
   上記型なくとも１つの信号の選ばれた遷移に応答して上
   記第２の制御信号状態を発生する制御信号状態発生手段
   、 上記ロック信号の存在に応答して、上記ランプ信号の勾
   配を制御して、相次ぐ上記型なくとも１つのパルス信号
   の選ばれた遷移の間の時間の複数個の時間にわたって上
   記ランプ信号の上記第２の値を上記所定値よりも小さな
   値から上記所定値よりも大きな値に増加させて、上記電
   力スイッチング手段が始動時の負荷電流をほぼゼロの初
   期値から所望の通常の動作時の電流値よりも大きな値に
   向って増加できるようにする第１制御手段、上記負荷の
   選択されたパラメータを監視し、検知された負荷パラメ
   ータに応じて上記第２の値を変えて上記ランプ信号の勾
   配を制御する第２の制御手段、ならびに、 上記検知された負荷パラメータが予め選択された値に近
   づくまで上記第１制御手段を作動して該第１制御手段に
   より上記ランプ信号の勾配を制御させ、上記予め選択さ
   れた値に達したとき上記ランプ信号の勾配の制御を上記
   第２の手段に切り換えて、その後の電源波形の各サイク
   ルの間に流れる電流の持続時間を制御して上記検知され
   た負荷パラメータの上記予め選択された値をほぼ維持す
   るように上記負荷電流を流させる切換え手段、を有する
   ことを特徴とする位相制御回路。 （２、特許請求の範囲第（１）項記載の位相制御回路に
   於いて、上記ランプ信号発生手段が、供給されるすべて
   の信号源信号の和を積分することによりその両端間に上
   記ランプ信号を形成する積分素子、上記積分素子に第１
   の信号源信号を供給する第１の信号源手段、および各々
   の上記選ばれた遷移に応答して上記積分素子の両端間の
   信号の値を上記第１の値にリセットする手段で構成され
   ている位相制御回路。 （３）　特許請求の範囲第（２）項記載の位相制御回路
   に於いて、上記ランプ信号発生手段が、上記選ばれた遷
   移の発生時に上記ランプ信号の値をほぼ一定の第１の値
   にリセットし、上記第１の信号源手段がほぼ一定の値の
   信号を供給する位相制御回路。 （４）　特許請求の範囲第（２）項記載の位相制御回路
   に於いて、上記第１の信号源信号の値が、上記積分素子
   の信号のリセット前に上記ランプ信号の上記第２の値を
   上記所定値以上に増加させるには不充分な値である位相
   制御回路。 （５）　特許請求の範囲第（４）項記載の位相制御回路
   に於いて、上記積分素子が積分コンデンサである位相制
   御回路。 （６）　特許請求の範囲第（５）項記載の位相制御回路
   に於いて、上記第１の信号源手段がほぼ一定電流の電流
   源である位相制御回路。 （７）　特許請求の範囲第（２）項記載の位相制御回路
   に於いて、上記リセット手段がスイッチング素子で構成
   され、上記スイッチング素子が、入力と、上記積分素子
   の両端間に結合されていて、上記入力に印加される上記
   少なくとも１つの信号の選ばれた遷移の各々の発生に応
   答して導通状態に制御される被制御導通回路を持ってい
   る位相制御回路。 （８）　特許請求の範囲第（２）項記載の位相制御回路
   に於いて、上記制御信号状態発生手段が、上記積分信号
   が上記所定値より小さいとき第１状態を発生し、且つ上
   記積分信号が上記所定値より大きいとき第２状態を発生
   する状態発生手段、および上記第１状態および第２状態
   に応答して上記制御信号の上記接続用の第１の信号状態
   および上記切断用の第２の信号状態をそれぞれ発生する
   手段で構成されている位相制御回路。 （９〉　特許請求の範囲第（８）項記載の位相制御回路
   に於いて、上記状態発生手段が、上記所定値の基準信号
   を発生する基準信号発生手段、およびこの基準信号の値
   と上記ランプ信号の瞬時値とを比較して、上記ランプ信
   号値が上記基準値より小さいとき上記第１状態を発生し
   、大きいとき上記第２状態を発生する比較手段で構成さ
   れている位相制御回路。 （１０）　特許請求の範囲第（９）項記載の位相制御回
   路に於いて、制御信号状態発生手段が、上記電力スイッ
   チング手段のターンオンおよびターンオフ特性の少なく
   とも１つを制御する手段を含んでいる位相制御回路。 （１１）　特許請求の範囲第（２）項記載の位相制御回
   路に於いて、上記第１制御手段が、少なくとも上記ロッ
   ク信号に応答して、上記ロック信号が存在する場合にだ
   け、上記複数個の時間にわたって値がほぼ単調に増加す
   る第２の信号源信号を上記積分素子に供給する手段で構
   成されている位相制御回路。 （１２、特許請求の範囲第（１１）項記載の位相制御回
   路に於いて、更に上記切換え手段が上記ランプ信号の勾
   配の制御を上記第２の手段に切換えたことに応答して、
   上記第２の信号源信号を上記積分素子から切り離す手段
   が設けられている位相制御回路。 （１３）　特許請求の範囲第（１２）項記載の位相制御
   回路に於いて、上記積分素子が積分コンデンサであり、
   かつ上記第２の信号源信号を供給する手段が上記複数個
   の時間にわたって値が増加する可変電流を供給する可変
   電流源手段である位相制御回路。 （１４）　特許請求の範囲第（１３）項記載の位相制御
   回路に於いて、上記可変電流源手段が、制御入力とこの
   制御入力に印加される電圧の値に応答して制御された第
   ２の電流を供給する出力を持つ第２の電圧制御式電流源
   、および少なくとも上記ロック信号の発生ずる前は上記
   第２の電流源から供給される電流の値をほぼゼロにする
   のに充分な大きさの電圧を上記制御入力に印加し、その
   後上記積分素子に供給される上記電流源からの第２の電
   流をほぼ単調に増加させる方向に上記制御入力の電圧を
   変化させる手段で構成されている位相制御回路。 （１５）　特許請求の範囲第（１４）項記載の位相制御
   回路に於いて、上記制御入力に電圧を印加する上記手段
   が、第３の電流に応じて電流源制御入力端子を設定する
   複数の素子からなるタイミング回路網、上記ロック信号
   が発生された後にだけ上記タイミング回路網にほぼ一定
   の上記第３の電流を供給する第３の電流源、および上記
   タイミング回路網と協働して、上記第３の電流源を上記
   ロック信号によって作動する前は上記第２の電流を流さ
   ないような値に上記電流源制御入力電圧を定める手段で
   構成されている位相制御回路。 （１６）　特許請求の範囲第（１１）項記載の位相制御
   回路に於いて、上記第１制御手段が、始動時の負荷電流
   を、所定の最大値を決して超えない値に制御するように
   設定されている位相制御回路。 （１７）　特許請求の範囲第（２）項記載の位相制御回
   路に於いて、上記第２制御手段が、少なくとも検知され
   た負荷パラメータの値に応答して可変値の第４の電流を
   供給する第４の電流源、および上記ロック信号の発生後
   、上記第１制御手段が作動されているか作動されていな
   いかに応じて上記第４の電流の上記積分手段への導入を
   切断または接続する手段で構成されている位相制御回路
   。 （１８）　特許請求の範囲第（１７）項記載の位相制御
   回路に於いて、上記第４の電流源が、制御入力とこの制
   御入力の電圧に応じた値を持つ上記第４の電流を供給す
   る出力を有する電圧制御式電流源であり、更に、上記選
   択された負荷パラメータの値を監視してセンサ出力信号
   を発生するセンサ手段、および上記センサ出力信号を上
   記第４の電流源の制御入力の電圧信号に変換する手段が
   設けられている位相制御回路。 （１９）　特許請求の範囲第（１８）項記載の位相制御
   回路に於いて、上記負荷が抵抗性負荷であり、上記負荷
   パラメータが上記負荷の温度である位相制御回路。 （２０）　特許請求の範囲第（１９）項記載の位相制御
   回路に於いて、上記センサ手段が、上記負荷に近接して
   配置されて上記負荷の抵抗の温度に応じて変わる検知抵
   抗値を有する検知手段で構成され、上記変換手段が、上
   記検知抵抗値を上記第４の電流源の制御入力の電圧値に
   変換するためのブリッジ増幅器手段を含んでいる位相制
   御回路。 （２１）　特許請求の範囲第（２ｏ）項記載の位相制御
   回路に於いて、上記ブリッジ増幅器手段が、所定の温度
   に於ける実際の上記検知抵抗値に応じて上記第４の電流
   源の制御入力の電圧を所定の公称値に調整する手段を含
   んでいる位相制御回路。 （２２、特許請求の範囲第（１７）項記載の位相制御回
   路に於いて、更に、通常の負荷電流の最大値を設定する
   ために上記第４の電流の最大瞬時値を設定する手段が設
   けられている位相制御回路。 （２３）　特許請求の範囲第（１７）項記載の位相制御
   回路に於いて、上記第１制御手段が、少なくとも上記ロ
   ック信号に応答して、上記ロック信号が存在する場合に
   だけ、上記複数個の時間にわたって値がほぼ単調に増加
   する第２の信号源信号を上記積分素子に供給手段で構成
   されている位相制御回路。 （２４）　特許請求の範囲第（２３）項記載の位相制御
   回路に於いて、上記切換え手段が、上記第２の信号源電
   流の値に応じて第１の信号を発生する第１の手段、検知
   された上記負荷パラメータに応じて第２の信号を発生す
   る手段、上記第１および第２の信号を比較して、上記第
   １の信号が上記第２の信号より大きいときは第１の状態
   、上記第１の信号が上記第２の信号より小さいときは第
   ２の状態を発生する比較手段、および上記比較手段の第
   １の状態に応答して上記第１の制御手段を作動すると共
   に上記第２制御手段を不作動にし、且つ上記比較手段の
   第２の状態に応答して上記第１制御手段を不作動にする
   と共に上記第２制御手段を作動して、上記ランプ信号の
   勾配を制御する手段で構成されている位相制御回路。 （２５）　特許請求の範囲第（２４）項記載の位相制御
   回路に於いて、上記第１の信号を発生する手段が実質的
   に上記第２の電流の変化する値にだけ応じた第１の電圧
   を発生する手段で構成され、上記第２の信号を発生する
   手段が実質的に検知された上記負荷パラメータに応じて
   変化する値の上記第４の電流にだけ応じた第２の電圧を
   発生する手段で構成され、そして上記比較手段が電圧比
   較器で構成され、この電圧比較器の第１および第２の入
   力がそれぞれ上記第１および第２の電圧のうちの対応す
   る電圧を受けるように結合されており、上記電圧比較器
   の出力が上記第１および第２の入力に接続された電圧の
   相対値に応じて上記第１および第２の状態を持つ信号を
   発生する位相制御回路。 （２６）　特許請求の範囲第（２５）項記載の位相制御
   回路に於いて、上記制御手段が少なくとも上記比較器の
   出力信号によって制御されるフリップ７０ツブ論理素子
   で構成されている位相制御回路。 （２７）　特許請求の範囲第（１）項記載の位相制御回
   路に於いて、上記少なくとも１つの信号およびロック信
   号を発生する上記手段が、上記電源信号波形のゼロ交差
   を検出することにより上記少なくとも１つの信号の選ば
   れた方向の遷移を生じさせるゼロ交差検出手段、および
   上記ゼロ交差検出手段の出力信号の遷移を受けて、上記
   所望の方向の遷移を有する上記少なくとも１つの信号を
   ＰＬＬ手段出力に発生し、かつ上記ＰＬＬ手段出力の信
   号の遷移が上記電源信号波形の相次ぐゼロ交差の各ゼロ
   交差と実質的に同時に発生ずるとき上記ロック信号を発
   生する手段で構成されている位相制御回路。 （２８）　特許請求の範囲第（１）項記載の位相制御回
   路に於いて、上記電力スイッチング手段が少なくとも１
   つの絶縁ゲート・トランジスタを含んでいる位相制御回
   路。