JPS6020930B2 - reset circuit - Google Patents

reset circuit

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JPS6020930B2
JPS6020930B2 JP11758780A JP11758780A JPS6020930B2 JP S6020930 B2 JPS6020930 B2 JP S6020930B2 JP 11758780 A JP11758780 A JP 11758780A JP 11758780 A JP11758780 A JP 11758780A JP S6020930 B2 JPS6020930 B2 JP S6020930B2
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JP
Japan
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voltage
circuit
transistor
reset
power supply
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JP11758780A
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Japanese (ja)
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JPS5741034A (en
Inventor
友英 石井
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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    • H03K2017/226Modifications for ensuring a predetermined initial state when the supply voltage has been applied in bipolar transistor switches

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Description

【発明の詳細な説明】 本発明は直流蟹源の投入状態がいかなるものであっても
正しいリセットパルスを加えることができるリセット回
路を提供しようとするものである。
DETAILED DESCRIPTION OF THE INVENTION It is an object of the present invention to provide a reset circuit that can apply a correct reset pulse no matter what the ON state of the DC crab source is.

マイクロコンピュータに代表される記憶素子を内部に持
つ部品は電源投入時にリセットパルスを加えて内部状態
をクリアしなければならない。
Components that have internal storage elements, such as microcomputers, must clear their internal state by applying a reset pulse when the power is turned on.

第1図に示すものは従来の簡単なりセット回路を示すも
のであり、直流電源端子1に直流電圧が印加されると、
このときリセットパルス発生回路2のコンデンサ3には
鰭荷が存在しないので抵抗4との接続点には端子1の直
流電圧がそのまま現われる。その後、コンデンサ3に電
荷が充電されるので、コンデンサ3と抵抗4との接続点
の電位は低下する。このときの電圧変化(パルス)が被
りセット回路5のリセット端子5aにリセットパルスと
して加えられる。ところが、この回路は端子1の電圧が
ゆっくりと立ち上る場合、端子1に電圧が早い周期で加
えられたり、加えられなくなったりする場合にはリセッ
ト端子5aにリセットパルスが加わらないと云う欠点が
ある。そこで、本発明は上記欠点のないリセット回路を
提供しようとするものであり、以下本発明の一実施例に
ついて図面を参照して説明する。
The one shown in FIG. 1 shows a conventional simple set circuit, and when a DC voltage is applied to the DC power supply terminal 1,
At this time, since there is no load on the capacitor 3 of the reset pulse generating circuit 2, the DC voltage at the terminal 1 appears as it is at the connection point with the resistor 4. Thereafter, since the capacitor 3 is charged, the potential at the connection point between the capacitor 3 and the resistor 4 decreases. The voltage change (pulse) at this time is applied to the reset terminal 5a of the overlap set circuit 5 as a reset pulse. However, this circuit has a drawback in that when the voltage at terminal 1 rises slowly, when the voltage is applied to terminal 1 at a fast cycle or when it is no longer applied, no reset pulse is applied to reset terminal 5a. Therefore, the present invention aims to provide a reset circuit free from the above-mentioned drawbacks, and one embodiment of the present invention will be described below with reference to the drawings.

第2図に示すように直流電源端子6を安定化電源回路7
のトランジスタ8のコレクタに接続する。
As shown in FIG. 2, the DC power supply terminal 6 is connected to the stabilizing power supply circuit 7.
is connected to the collector of transistor 8.

このトランジスタ8のベースと基準電位点間には定電圧
素子であるッェナーダィオード9が接続されている。ま
た、トランジスタ8のベース・コレクタ間には抵抗10
が接続されている。
A Zener diode 9, which is a constant voltage element, is connected between the base of the transistor 8 and a reference potential point. In addition, a resistor 10 is connected between the base and collector of the transistor 8.
is connected.

トランジスタ8のェミツタはマイクロコンピュータなど
内部に記憶素子を有する被りセット回路11の直流電源
端子に接続され、さらに抵抗12とスイッチング素子で
あるトランジスタ13との直列回路を介して基準電位点
に接続されている。この抵抗12とトランジスタ13と
の接続点は被りセット回路11のリセット端子14に接
続されている。端子6はさらにトランジスタ15のミツ
タに接続され、このトランジスタ15のベースは抵抗1
6を介してツェナーダィオード9のカソードに接続され
ている。トランジスタ15のコレク外ま抵抗17と18
との直列回路を介して基準電位点に接続され、抵抗17
と18との接続点はトランジスタ13のベースに接続さ
れている。トランジスタ13,15、抵抗12,16,
17,18の回路によってスイッチ回路19が構成され
ている。次に、この回路の動作について説明する。
The emitter of the transistor 8 is connected to a DC power supply terminal of an overlap set circuit 11 having a storage element inside, such as a microcomputer, and further connected to a reference potential point through a series circuit of a resistor 12 and a transistor 13 which is a switching element. There is. A connection point between the resistor 12 and the transistor 13 is connected to a reset terminal 14 of the overlap set circuit 11. Terminal 6 is further connected to the terminal of transistor 15, and the base of this transistor 15 is connected to resistor 1.
6 to the cathode of a Zener diode 9. Resistors 17 and 18 outside the collector of transistor 15
The resistor 17 is connected to the reference potential point through a series circuit with the resistor 17.
The connection point between and 18 is connected to the base of the transistor 13. Transistors 13, 15, resistors 12, 16,
A switch circuit 19 is constituted by circuits 17 and 18. Next, the operation of this circuit will be explained.

直流電源端子6に電圧が加えられ、第3図のaに示すよ
うに立ち上るものとする。時亥比。からt,までの間ッ
ェナーダィオード9の電圧よりも低いので、ッェナーダ
ィオード9には電流が流れず、端子6の電位とトランジ
スタ8のベース電位とは等しく、トランジスタ15はカ
ットオフ状態にあり、トランジスタ13もカットオフし
ている。したがって、リセット端子14にはトランジス
タ8、抵抗12を通って、第3図cのtoからt,まで
の期間の電圧が加えられる。時刻らを越えるとッェナー
ダイオード9に電流が流れるのでトランジスタ8のェミ
ッタ電圧は安定化される。
It is assumed that a voltage is applied to the DC power supply terminal 6 and rises as shown in a of FIG. Time ratio. Since the voltage of the Zener diode 9 is lower than that of the Zener diode 9 from t to It is in an off state, and the transistor 13 is also cut off. Therefore, a voltage is applied to the reset terminal 14 through the transistor 8 and the resistor 12 during the period from to to t in FIG. 3c. When the time exceeds 0, a current flows through the Jenner diode 9, so that the emitter voltage of the transistor 8 is stabilized.

このとき、端子6の電圧はトランジスタ8のベース電圧
を越えるので、トランジスタ15はオンとなり、この結
果、トランジスタ13もオンとなる。したがって、リセ
ット端子14の電圧は第3図cに示すように急激に低下
する。この第3図cがリセットパルスである。この回路
は、電源端子6の電圧の立ち上り時間が短かくても長く
てもリセツトパルスを得ることができ、またコンデンサ
を使用していないので、電源端子6に短かし、周期で電
圧が加わったり加わらなかったりしても、これに追随し
てリセットパルスを発生することができる。
At this time, the voltage at terminal 6 exceeds the base voltage of transistor 8, so transistor 15 is turned on, and as a result, transistor 13 is also turned on. Therefore, the voltage at the reset terminal 14 drops rapidly as shown in FIG. 3c. This FIG. 3c is a reset pulse. This circuit can obtain a reset pulse even if the rise time of the voltage at the power supply terminal 6 is short or long, and since it does not use a capacitor, the voltage can be applied to the power supply terminal 6 at short intervals. Even if the pulse is not applied, a reset pulse can be generated following this.

トランジスタ13は他のスイッチング素子でもよく、ま
た、トランジスタ15は電源端子6とトランジスタ8の
ベース電圧とを比較して電源端子6の電圧がトランジス
タ8のベース電圧を越えると動作してスイッチング素子
であるトランジスタ13をオンするものであれば電圧を
検出して動作する電界効果トランジスタ等の他の回路で
あってもよい。
The transistor 13 may be another switching element, and the transistor 15 is a switching element that compares the base voltage of the power supply terminal 6 and the transistor 8 and operates when the voltage of the power supply terminal 6 exceeds the base voltage of the transistor 8. Any other circuit such as a field effect transistor that operates by detecting voltage may be used as long as it turns on the transistor 13.

以上のように本発明によれば、ェミツタホロワ形の定電
圧回路に適用し、その定電圧動作に影響を与えることな
く電源投入状態がどのようなものであってもリセットパ
ルスを得ることができ、常にリセツトをかけることがで
きるものである。
As described above, the present invention can be applied to an emitter follower type constant voltage circuit, and a reset pulse can be obtained regardless of the power-on state without affecting its constant voltage operation. It can be reset at any time.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来例におけるリセット回路の回路図、第2図
は本発明の一実施例におけるリセット回路の回路図、第
3図は同回路説明のための特性図である。 6…・・・直流露源端子、7…・・・安定化電源回路、
8…・・・トランジスタ、9・・・・・・定電圧素子、
10・・・…抵抗、19・・…・スイッチ回路、13,
15・・・・・・トランジスタ、11・・・・・・被り
セット回路、12・・・・・・抵抗。 第1図 第2図 第3図
FIG. 1 is a circuit diagram of a reset circuit in a conventional example, FIG. 2 is a circuit diagram of a reset circuit in an embodiment of the present invention, and FIG. 3 is a characteristic diagram for explaining the circuit. 6...DC exposure terminal, 7...Stabilized power supply circuit,
8...transistor, 9...constant voltage element,
10...Resistor, 19...Switch circuit, 13,
15...Transistor, 11...Overlapping set circuit, 12...Resistor. Figure 1 Figure 2 Figure 3

Claims (1)

【特許請求の範囲】[Claims] 1 電源投入時に一時、電圧が加わることによつてリセ
ツトが行なわれる被リセツト回路を設け、コレクタに直
流電圧が印加されたトランジスタのベースと基準電位点
間に定電圧素子を接続するとともに上記ベースと上記コ
レクタ間に抵抗を接続してエミツタホロワ型の安定化電
源回路を構成し、上記トランジスタのエミツタすなわち
安定化電源回路の出力を上記被リセツト回路の電源端子
に接続し、上記電源端子と基準電位点間に抵抗とスイツ
チング素子の直列回路を接続し、この抵抗とスイツチン
グ素子との接続点を上記被リセツト回路のリセツト端子
に接続し、上記トランジスタのベース電圧と上記直流電
圧との電圧差をその間に設けた電圧検出素子で検出し、
その出力信号を上記スイツチング素子に加え、上記直流
電圧が上記トランジスタのベース電圧を越えると、上記
スイツチング素子をオン状態にする回路を設けたことを
特徴とするリセツト回路。
1. A reset target circuit is provided which is reset by temporarily applying a voltage when the power is turned on, and a constant voltage element is connected between the base of the transistor whose collector has a DC voltage applied to it and a reference potential point, and A resistor is connected between the collectors of the emitter follower type stabilized power supply circuit, and the emitter of the transistor, that is, the output of the stabilized power supply circuit, is connected to the power supply terminal of the circuit to be reset, and the power supply terminal and the reference potential point are connected to each other. A series circuit of a resistor and a switching element is connected between the two, and the connection point between the resistor and the switching element is connected to the reset terminal of the circuit to be reset, and the voltage difference between the base voltage of the transistor and the DC voltage is applied between the two. Detected by the voltage detection element provided,
A reset circuit comprising a circuit that applies the output signal to the switching element and turns on the switching element when the DC voltage exceeds the base voltage of the transistor.
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