JPS6020573A - 半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ＩＣ（集積回路）用のバイポーラトランジ
スタ、静電誘導トランジスタ等の半導体装置の製法に関
し、セルフアライメントプロセスを多用することによっ
て微細化構造を実現すると共にフォトマスク位置合せ回
数の低減を図ったものである。

従来、セルフアライメントプロセスを用いたバイポーラ
ＩＣの製法として、ＡＰＳＡ（アドバンスト・ポリシリ
コン・セノーファライメント）と呼はれる方法が知られ
ている（例えば、１日経エレクトロニクスＪ　１９７９
年１２月冴日号、第４２〜４５頁浴照）。

この従来法を、第１ａ図乃至第１ｄ　図について簡単に
説明すると、次のようになる。なお、次の工程（ａ）〜
（ｄ）け第１ａ図〜第１ｄ図にそれぞれ対応するもので
ある。

（ａ）シリコンからなるＰ型半導体基板１ｏの表面にＮ
　型層１２ヲ拡散形成した後、シリコンからなるＮ型層
１４７エビタキシヤル成長してＮ＋型層１２ヲ埋込層と
々す。次に、選択拡散処理により戸型分離領域１６乞形
成した後、Ｎ型層１４０表面を全面的に薄く酸化し、そ
の上にシリコン窒化膜ン堆積形成する。そして、シリコ
ン窒化膜を所望の素子配置パターンにしたがって残すよ
うに選択的にエッチ除去し、残されたシリコン窒化膜を
マスクとして選択酸化を行なうことによって厚いシリコ
ン酸化膜１８ン形成する。この後、エミッタ電極接触部
に対応するパターンでシリコン窒化膜力及びその下の薄
いシリコン酸化膜２２ヲ残すように選択エッチを行なう
。

（ｂ１次に、ノンドープの多結晶シリコン層２４χ堆積
形成した後、その−ヒにシリコン酸化＃Ｑ　２６及びシ
リコン窒化膜２８ヲ順次に堆積形成する。そして、どリ
コン窒化膜２８ヲ所望のエミッタ電極接触パターンにし
たがってパターニングした後、残きれたシリコン窒化膜
２８ヲマスクとして多結晶シリコン層２４を選択的に酸
化してシリコン酸化膜力及び３２ン形成する。この後、
シリコン酸化膜力の周辺においてシリコン窒化＃あ及び
シリコン酸化膜２６を選択的にエッチ除去する。

（ｃ１次に、多結晶シリコン層２４ヲ介してポロンを選
択拡散することにより１型ベース導出領域３４乞形成す
る。このとき、多結晶シリコン層冴のうちボロンが拡散
された部分が低抵抗化し、イース導出領域３４に対する
引出電極となる。また、このとき、多結晶シリコン層屑
の表面も酸化膜れ、シリコン蓋化膜におおわれるが、こ
のシリコン酸化膜は次にコレクタ導出部にリンを拡散す
る際にリンに対するマスクとなる。コレクタ導出部のリ
ン拡散は、コレクタ導出部に対応するパターンでシリコ
ン窒化膜２８ヲ選択的に除去した後、多結晶シリコン層
２４を介してリンｉＮ型層１４に拡散させるもので、そ
れによってＮ　型コレクタ魯出領域３０が形成を牡ると
共にこれにつながる多結晶シリコン部分がコレクタ電極
として役立つように低抵抗化される。

次に、シリコン酸化膜３０ヲエツチ除去した後、熱酸化
ヶ行なうことによってシリコン酸化膜３８ヲ形成する。

そして、イオン打込処理によりＰ型Ｒ−ス領域４０ケ形
成する。この場合、Ｐ型決定不純物は、シリコン窒化膜
用及びシリコン酸化膜ｎの積層と、この積層の周辺のシ
リコン酸化膜（３８）部分とを介して（すなわち多結晶
シリコン層２４ヲマスクとして）打込まれる。

（ｄｉ次に、シリコン窒化膜用及びシリコン酸化膜２２
ヲ除去した後、ノンドープの多結晶シリコン層を堆積形
成し、・Ｖターニングすることによりエミッタ電極用の
多結晶シリコン層４２ヲ形成する。そして、多結晶シリ
コン層４２ヲ介してリン拡散を行なうことによりＮ＋型
エミッタ領域４４乞形成すると共に多結晶シリコン層４
２乞低抵抗化してエミッタ電極として役立つようにする
。

上記した従来法によると、第１ａ　図の工程にお緊てシ
リコン窒化膜２０ヲエミツタ電極接触部に対応してパタ
ーニングする際と、第１ｂ　図の工程ににおいてシリコ
ン窒化膜２８ヲ多結、晶シリコン層Ｕの選択酸化のため
にパターニングする際とにそれぞれフォトマスクの位置
合せ操作を行なう心安があり、これらのフォトマスクの
位置合せずれに灼する余裕をとるため、Ｒ−ス箪極接触
部とエミッタ電極接触部との間の間隔は１μｍより小烙
くするのが困難であり、これが微細化の限界となる。

捷だ、使用するフォトマスク数は１３枚と多く、従って
フォトマスクの位置合せ回数も多い。

きらに、第１゜図の工程でイース領域４０を形成する際
、多結晶シリコン層２４ヲマスクとしてシリコン窒化膜
用等を介して選択的にイオン打込みするが、この方法で
ほぼ−スの不純物濃度や不純物プロフィールの制御が容
易でナイ。

さらにまた、静電誘導、トランジスタの製造に上記従来
法を応用することを想定した場合、Ｐ＋型領域３４（ゲ
ート領域）に取囲まれたチャンネル部分はシリコン蟹化
膜力の形成位置（ソース位置）にセルファラインされな
いので、微細構造の静電誘導トランジスタを製造するの
は困難である。

この発明の目的は、バイポーラトランジスタや静電誘導
トランジスタの微細化（すなわち高速化及び高密度集積
化）を達成しうると共にフォトマスクの位置合せ回数を
低減した新規な半導体装置の製法を提供することにある
。

この発明による半導体装置の製法は、前述の第１ａ図及
び第１ｂ図の工程におけるようなフォトマスク位置合せ
を不要にしたもので、エッチ速実増大用不純物を含むリ
ンケイ酸ガラスのような絶縁膜のダーイドエソチ乞利用
すると共にこの絶縁膜から多結晶シリコン層への不純物
の選択拡散を利用して第１ａ図及び第１ｂ　図に相当す
る工程乞セルフアライメント化したことを特徴とするも
のである。

以下、第２ａ図乃至第２ｇ図に示す実施例についてこの
発明を詳述する。なお、次の工程（、）〜（ｇ）は第八
図〜第２ｇ図にそれぞれ対応するものであり、ＩＣ用バ
イポーラトランジスタの製造にこや発明を適用したもの
である。

（ａ）シリコンからなるＰ型半導体基板間の表面にＮ＋
型層５２ヲ公知の選択拡散法によって形成した後、シリ
コンからなるＮ型層５４ヲエビタキシヤル成長してＮ＋
型ｊＷｉ　５２を埋込層となす。次に、Ｎ型層８０表面
乞食面的に酸化してシリコン酸化Ｍ’を形成した後、こ
のシリコン酸化膜ン所望のアイル−ジョンパターンにし
たがってパターニングし、残されたシリコン酸化膜欠マ
スクとする選択拡散処理によりＰ＋型分離領域５６ヲ形
成する。

との選択拡散処理に用いたシリコン酸化膜Ｚ全面的にエ
ッチ除去した後、Ｎ型層５４０表面を全面的に酸化して
薄いシリコン酸化膜５８を形成する。

そして、ＣＶＤ　（ケミカル・ペーパー・デポジション
）法によりシリコン酸化膜郭上に１１０次にシリコン窒
化膜（イ）、ＰＳＧ　（リンケイ酸ガラス）膜６２及び
シリコン窒化膜６４ヲ、堆積形成する。

（ｂ）次に、シリコン窒化膜α〕、ＰＳＧ　膜６２及び
シリコン窒化膜６４からなる積層を所望の素子配置パタ
ーンにしたがってエミッタ・Ｒ−ス配酸部６６Ａ及びコ
レクタ導出部６６Ｂにおいて残すようにフォトエツチン
グにより選択的に除去する。この場合、エミッタ・ベー
ス配置部６６Ａにおけるシリコン窒化膜６４Ａ等のカッ
ト寸法りは一例として２μｍにすることができるっそし
て、残ネれたシリコン窒化膜６０Ａ及び６０　Ｂ　”ｋ
マスクとして半導体表面を選択的に酸化することにより
厚いシリコン酸化膜・（フィールド酸化１）６１’形成
する。

次に、シリコン窒化膜６０Ａ及び６４　Ａ　Ｙマスクと
してＰＳＧ　膜６２八ケサイドエッチすると共にシリコ
ン窒化膜６０Ｂ及び６４　Ｂ　’ｌマスクとしてＰＳＧ
膜６２　Ｂ　Ｙサイドエッチする。この場合、エッチ液
としてはＰＳＧ　ｌ！：５ｉ０２とのエッチ速度差の大
きいＰエッチ液（エッチ速度比１ｄ４０以上）等を用い
ると、ＰＳＧ　膜６２Ａに対して深さＬ２　＝　０．７
５１１ｍのサイドエッチを実施してもシリコン酸化膜６
８の膜減りを０．０２μｍ以下に抑えることができる。

ＰＳＧ膜６２Ａに対するサイドエッチに、所望のエミッ
タ接触パターンにしたがってＰＳＧ　膜６２Ａヶ残すた
めに行なわれるものて、ＰＳＧ　ｊＱ６２Ａの残存寸法
Ｌ１　はＬ　＝＝　２　μｍ　、　Ｌ２　＝　０．７５
μｍ　とすれば、０．５μｍとなる。なお、残存するＰ
ＳＧ　膜６２Ａの端縁からシリコン酸化膜部の対向する
端縁までの距離Ｌ３　は０．５μｍにすることができる
。

（ｃ１次に、サイドエッチされたＰＳＧ　膜６２Ａ及び
６２　Ｂ　Ｙマスクとして熱リン酸による選択エツチン
グ乞行なう。この場合、シリコン窒化膜６４Ａ及び　。

６４Ｂはすべてエッチオフ烙れ、シリコン窒化膜ωＡ及
び６０ＢはＰＳＧ　膜６２Ａ及び６２Ｂの下のみそれぞ
れ残される。そして、残されたシリコン窒化膜６０Ａ及
び６０　Ｂ　”ｉマスクとして５ｉ０２の選択エッチン
グケ行なうことによシリコン酸化膜６０Ａ及び６０Ｂの
下のみシリコン酸化膜５８Ａ及び５８　Ｂ　４残すと共
にＰＳＧ　膜６２Ａ及び６２Ｂとシリコン酸化膜部との
間の半導体表面を露呈させる。

次に、基板上面全面にＣＶＤ　法により多結晶シリコン
層７０を堆積形成す、る。そして、この状態で９００°
Ｃ−１１００°Ｃの熱処理を行なうと、ＰＳＧ　膜６２
Ａ及び６２Ｂから多結晶シリコン層７０にリンが拡散さ
れ、リン拡散領域７０Ａ及び７０Ｂが形成をれる。

このとき、ＰＳＧ　膜６２Ａ及び６２Ｂの下にはそれぞ
れシリコン窒化膜６０Ａ及び６０Ｂとシリコン酸化膜５
８Ａ及び５８Ｂとが存在するので、Ｎ型層聞へのリン拡
散は阻止される。

（ｄ）　ＩＪン拡散領域７０Ａ及び７０　Ｂはリンが拡
散されなかった多結晶シリコン部分よりもエッチ速度が
速い性質があるので、この性質ケ利用して多結晶シリコ
ン層７０Ａ及び７０Ｂの選択的エツチングを行なうこと
によりシリコン窒化膜６０Ａ及び６０Ｂの周辺の半導体
表面を露呈させる。このとき、ＰＳＧ膜６２Ａ及び６２
Ｂもエッチ除去される。なお、ＰＳＧ膜６２Ａ及び６２
Ｂのエツチングはリン拡散領域７０Ａ及び７０Ｂのエツ
チングとは別に行なうこともできる。この後、配線パタ
ーンにしたがって多結晶シリコン層７０の不要部分７４
．７６等ヲ選択的にエッチ除去し、配線用の多結晶シリ
コン層７０ａ及び７０ｂを残存埒せる。この配線形成の
ためのフォトエツチングはリン拡散領域７０Ａ及び７０
Ｂのエツチングの前に実施しでもよい。

（ｅ）次に、基板上面全面にシリコン酸化膜７８及びシ
リコン窒化膜８０ｉＣＶＤ　法により順次に堆積形成す
る。そして、フォトエツチングにより、ベース・エミッ
タ配置部及び多結晶シリコン層７０ａＹ露呈させるよう
にシリコン窒化膜間及びシリコン酸化膜７８ヲ選択的に
除去する。この後、Ｐ型決定不純物（代表的にはボロン
）を、シリコン窒化膜６０Ａ及びシリコン酸化膜６８ヲ
マスクとして選択的に拡散してＰ＋型イース導出領域８
２乞形成する。

このとき、多結晶シリコン層７０．にもＰ型決定不純物
がドーゾ烙れるので、多結晶シリコン層７ｏａは低抵抗
化され、ベース導出領域８２に対する引出電極となる。

（ｆ１次に、残されたシリコン窒化膜（資）及びシリコ
ン酸化膜７８ヲフオトエツチングにより除去する。

この場合、シリコン窒化膜６０Ａ及びシリコン酸化膜５
８Ａはレジストでカバーされるので、残される。

ひきつづいて、シリコン窒化膜６０Ａ及び６０　Ｂ　ｙ
マスクとして選択酸化処理を行ない、シリコン酸化膜８
４ａ及び８４ｂｉ形成する。この場合、シリコン酸化膜
８４ａ及び８４ｂの膜厚はシリコン酸化膜５８Ａのそれ
より厚く（３倍以上）なるように制御する。

次に、シリコン窃化膜６０Ａ及び６０　Ｂ２熱リン酸に
よシ除去し、ひきつづいてシリコン酸化膜５８Ａ及び５
８Ｂ”ｉエッチ除去する。、このとき、シリコン酸化膜
８４３及び８４ｂ　も薄くエッチきれるが、膜厚が厚い
ので実質的に残される。この後、ゼロンを選択的にイオ
ン打込みすることによりＰ型イース幀域８６ケ形成する
。

（ｇ１次に、基板上面全面に、Ｎ型決定不純物（リン又
はヒ素）夕含んだ多結晶シリコン層をＣＶＤ法によシ堆
積形成した後、不要部をフォトエツチングにより除去す
ることによってイースーエミツタ配置部上にはエミッタ
導出用多結晶シリコン層８８を且つコレクタ導出部上に
はコレクタ導出用多結晶シリコン層９０Ｙそれぞれ形成
する。そして、熱処理ケ行なうととにより多結晶シリコ
ンノ藝８８及び９０の不純物を半導体表面に選択拡散さ
せ、Ｎ＋＋エミッタ領域９２及びＮ＋＋コレクタ導出領
域９４を形成する。この後、多結晶シリコン層羽及び９
００表面を酸化してシリコン酸化膜９６及び９Ｆ３ケ形
成亨る。そして、フォトエツチングによりシリコン酸化
膜９６及び郭にコンタクト孔ケ設けた後、アルミニウム
等の金属ケ蒸着して適宜パターニングすることにより、
エミッタ配線層１００．ベース配線層１０２及びコレク
タ配線層１０４　’＆影形成る。

上記製法によれは、エミッタ電極接触部の寸法Ｌ１　ン
０．５μｍにすると共に、エミッタ電極接触部とＲ−ス
ミ極液触部との間の間隔Ｌ３’！’０．５μｍにするこ
とができる。

上記実施例は、この発明’ｆＬＩｃ用バイポーラトラン
ジスタの製造に適用したものであるが、この発明は、Ｉ
Ｃ用静電誘導トランジスタの製造にも適用することがで
きるものであり、そのためには、上述の製造工程を若干
修正すれはよい。すなわち、第２ｂ図の工程において、
ＰＳＧ　膜６２Ａのサイドエッチはソース電極接触パタ
ーンにしたがって行なう。また、第２ｅ　図の工程では
、Ｐ＋型領域８２ケゲート領域とすべく拡散処理ン行な
い、第２ｆ図の工程ではＰ型領域８６ヲ形成しないよう
にする。

この後、第２ｇ　図の工程では多結晶シリコン層８８及
び（３）はそれぞれソース導出用菰びドレイン導出用に
形成すると共にＮ＋型領領域９２び９４はそれぞれソー
ス領域及びｌ″ツイン導出領域として形成する。この場
合、多結晶シリコン層８８を直接にソース領域として用
いることもでき、このようにすればＮ＋型領領域９２省
略してもよい。いずれにしても（Ｐ＋型領域８２に取囲
まれたチャンネル部はソース電極接触部にセルファライ
ンされる。

なお、上記したバイポーラトランジスタの場合はエミッ
タとコレクタが、静電誘導トランジスタの場合はソース
とドレインがそれぞれ逆であってもよい。

以上のように、この発明の半導体装置の製法によれば、
次のような優れた作用効果が得られる。

（１）フィールド酸化膜に対してエミッタ、ソース等の
電極接触部がセルファラインされ、しかもこの電極接触
部に対してＲ−ス導出部、チャンネル部等がセルファラ
インされるので、ノマイポーラトランジスタ、静電誘導
トランジスタ等の微細化を達成できる。

（２）上記（１）と同様の理由により使用するフォトマ
スク数ケ低減でき、従ってフォトマスクの位置合せ回数
も低減できる。

（３）バイポーラトランジスタを製造する際ＶＣＩＪ、
。

多結晶シリコンの酸化膜ンマスクとする通常の選択拡散
法乞使用できるので、ベースの不純物濃度や不純物プロ
フィールの制御が容易である。

（４）静電誘導トランジスタ欠製造する際には、ソ・−
スミ極液触部に対してチャンネル部がセルファラインさ
れるので、チャンネル幅の小さいノーマリオフ型のデバ
イスを容易に実現できる。

【図面の簡単な説明】

第１ａ　乃至第１ｄ図は、従来のＩＣ用バイポーラトラ
ンジスタの製造工程ン示す基板断面図、第２ａ　図乃至
第２ｇ図は、この発明の一実施例によるＩＣ用バイポー
ラにランジスタの製造工程を示す基板断面図である。 父・・・半導体基板、ヌ・・・Ｎｍ層、５８　、６８　
、８４８・・・シリコン酸化膜、ω、６４・・・シリコ
ン窒化膜、６２・・・ＰＳＧ　ＪＩＱ、７０・・・多結
晶シリコ　層、８２・・−Ｐ　型Ｒ−ス導出領域、８６
・・・Ｐ型４−ス領域、９２・・・Ｎ＋型エミッタ領域
。 出願人　日本楽器製造株式会社 代理人　弁理士　伊沢敏昭 第１０図 ｚ 第１ｂ図

Claims (1)

1. 【特許請求の範囲】 １、（イ）第１導電型ン有する半導体層の表面に比較的
   薄い第１の酸化膜と、第１の絶縁膜と、エッチ速度増大
   用不純物を含む第２の絶縁膜と、前記第１の絶縁膜と同
   一材料からなる第３の絶縁膜と火順次に積層状に形成す
   る工程と、（ロ）前記第１乃至第３の絶縁膜乞所望の素
   子配置パターンにしたがって残すように選択的にエッチ
   除去する工程と、 ０→残された第１の絶縁膜をマスクとして前記半導体層
   の表面を選択的に酸化して比較的厚い第２の酸化膜を形
   成する工程と、 に）前記第１及び第３の絶縁膜をマスクとして前記第２
   の絶縁膜を所望の電極接触ノｖターンにしたがって残す
   ようにサイドエッチする工程と、（ホ残烙れた第２の絶
   縁膜乞マスクとして前記第３の絶縁、膜及び前記第１の
   絶縁膜を選択的にエッチ除去した後、残された第１の絶
   縁膜をマスクとして前記第１の酸化膜を選択的にエッチ
   除去して前記第２の絶縁膜と前記第２の酸化膜との間の
   半導体表面部分を露呈させる工程と、（へ）残された第
   ２の絶縁膜及び露呈された半導体表面部分ケおおうよう
   に多結晶半導体の堆積層乞形成する工程と、 （ト）熱処理により前記第２の絶縁膜から前記堆積層に
   前記不純物を拡散させる工程と、（例前記堆積層を前記
   不純物の拡散部分と非拡散部分とのエッチ速度差欠削用
   して選択的にエッチして前記第１の絶縁膜の周辺の半導
   体表面ン露呈させる工程と、 （１刀前記（例の工程と同−又は別のエッチ処理により
   前記第２の絶縁膜を除去する工程と、休）前記第１の絶
   縁膜及び前記第２の酸化膜をマスクとして前記半導体表
   面部分及び残された堆積層に前記第１導電型とは反対の
   第２導電型を決定する不純物を選択的にドープして前記
   堆積層馨低抵抗化すると共に前記半導体表面部分に前記
   堆積層と電気接続された第２導電型の領域を形成する工
   程と を含む半導体装置の製法。 ２、（イ）第１導電型を有する半導体層の表面に比較的
   薄い第１の酸化膜と、第１の絶縁膜と、エッチ速度増大
   用不純物を含む第２の絶縁膜と、前記第１の絶縁膜と同
   一材料からなる第３の絶縁膜とｙ！ｌ−順次に積層状に
   形成する工程と、（ロ）前記第１乃至第３の絶縁Ｍを所
   望の素子配置、ｕターンにしたがって残すように選択的
   にエッチ除去する工程と、 ←→残された第１の絶縁膜をマスクとして前記半導体層
   の表面ビ選択的に酸化して比較的厚い第２の酸化Ｍを形
   成する工程と、 に）前記第１及び第３の絶縁膜をマスクとして前記第２
   の絶縁膜を所望の電極接触パターンにしたがって残すよ
   うにサイドエッチする工程と、（（ホ）残烙れた第２の
   絶縁膜をマスクとして前記第３の絶縁膜及び前記第１の
   絶縁膜ン選択的にエッチ除去した後、残された第１の絶
   縁膜をマスクとして前記第１の酸化膜を選択的にエッチ
   除去して前記第２の絶縁膜と前記第２の酸化膜との間の
   半導体表面部分を露呈させる工程と、（へ）残された第
   ２の絶縁膜及び露呈された半導体表面部分をおおうよう
   に多結晶半導体の堆積層ケ形成する工程と、 （ト）熱処理により前記第２の絶縁膜から前記堆積層に
   前記不純物ケ拡散させる工程と、（グ）前記堆積層ケ前
   記不純物の拡散部分と非拡散部分とのエッチ速度差ケ利
   用して選択的にエッチして前記第１の絶縁膜の周辺の半
   導体表面を露呈させる工程と、 （１刀前記（ブ→の工程と同−又は別のエッチ処理によ
   り前記第２の絶縁膜欠除去する工程と、休）前記第１の
   絶縁膜及び前記第２の酸化膜ンマスクとして前記半導体
   表面部分及び残された堆積層に前記第１導電型とは反対
   の第２導電型を決定する不純物を選択的にドープして前
   記堆積層を低抵抗化すると共に前記半導体表面部分に前
   記堆積層と電気接続された第２導電型のイース導出領域
   を形成する工程と、 四前記第１の絶縁膜をマスクとしてその周辺の半導体表
   面及び浅場れた堆積層の表面を選択的に酸化して前記第
   １の酸化膜よシ厚い第３の酸化膜を形成する工程と、 ０う前記第１の絶縁膜及び第１の酸化膜を除去した後、
   その除去個所７介して前記半導体層の表面に第２導電型
   を決定する不純物を選択的にドープして第２導電型のイ
   ー又領域を形成する工程と、 （ワ）前記第３の酸化膜をマスクとして前記半導体層の
   表面に第１棉電型ケ決定する不純物火選択的にドープし
   て前記イース領域内にそれよシ浅い第１４喧型の領域を
   形成する工程と、（力）前記（ワ）の工程の前又は後で
   、前記第３の絶縁膜χマスクとして前記半導体層の表面
   に選択的に接触する電極用導電層ヶ形成する工程と７含
   むバイポーラトランジスタの製法。 ３、（イ）第１導電型ケ有する半導体層の表面に比較的
   薄い第１の酸化膜と、第１の絶縁膜と、エッチ速度増大
   用不純物を含む第２の絶縁膜と、前記第１の絶縁膜と同
   一材料からなる第３の絶縁膜とン順次に積層状に形成す
   る工程と、（ロ）前記第１乃至第３の絶縁膜を所望の素
   子配置パターンにしたがって残すように選択的にエッチ
   除去する工程と、 （ハ）残された第１の絶縁膜をマスクとして前記半導体
   層の表面ン選択的に酸化して比較的厚い第２の酸化膜を
   形成する工程と、 に）前記第１及び第３の絶縁膜をマスクとして前記第２
   の絶縁膜を所望の電極接触ノセターンにしたがって残す
   ようにサイドエッチする工程と、（月→残された第２の
   絶縁膜ｔマスクとして前記第３の絶縁膜及び前記第１の
   絶縁１ｙＡｙ！ｌ−選択的にエッチ除去した後、残され
   た第７の絶縁膜馨マスクとして前記第１の酸化膜ヲ選択
   的にエッチ除去して前記第２の絶縁膜と前記第２の酸化
   膜との間の半導体表面部分を露呈させる工程と、（へ）
   残された第２の絶縁膜及び露呈された半導体表面部分を
   おおうように多結晶半導体の堆積層を形成する工程と、 （ト）熱処理によシ前記第２の絶縁膜から前記堆積層に
   前記不純物を拡散させる工程と、（イ）前記堆積層を前
   記不純物の拡散部分と非拡散部分とのエッチ速度差を利
   用して選択的にエッチして前記第１の絶縁膜の周辺の半
   導体表面を露呈烙せる工程と、 （史前記（男の工程と同−又は別のエッチ処理によシ前
   記第２の絶縁膜を除去する工程と、（（ロ）前記第１の
   絶縁膜及び前記第２の酸化膜Ｚマスクとして前記半導体
   表面部分及び残された堆積層に前記第１導電型とは反対
   の第２導電型を決定する不純物を選択的にドープして前
   記堆積層を低抵抗化すると共に前記半導体表面部分に前
   記堆積層と電気接続された第２導電型のゲート領域ケ形
   成する工程と、 四前記第１の絶縁膜をマスクとしてその周辺の半導体表
   面及び残された堆積層の表面を選択的に酸化して前記第
   １の酸化Ｊ摸より厚い第３の酸化膜を形成する工程と、 ０）前記第１の絶縁膜及び第１の酸化膜を除去した後、
   前記第３の酸化膜をマスクとして前記半導体層の表面に
   選択的に接触する電極用導電層を形成する工程とを含む
   静電誘導トランジスタの製法。