JPS60202933A - レチクルの検査方法 - Google Patents
レチクルの検査方法Info
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- JPS60202933A JPS60202933A JP59049230A JP4923084A JPS60202933A JP S60202933 A JPS60202933 A JP S60202933A JP 59049230 A JP59049230 A JP 59049230A JP 4923084 A JP4923084 A JP 4923084A JP S60202933 A JPS60202933 A JP S60202933A
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- JP
- Japan
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- marks
- circuit pattern
- reticle
- pattern
- mark
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- Pending
Links
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- 238000007689 inspection Methods 0.000 claims description 9
- 238000013461 design Methods 0.000 abstract description 8
- 238000010894 electron beam technology Methods 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（至）発明の技術分野
本発明は、半導体装置の製造におけるエツチング工程で
のレジストパターン形成のｋめのレチクルに関するもの
であり、より詳しくは、レチクルの検査評価方法の改善
に関するものである。
のレジストパターン形成のｋめのレチクルに関するもの
であり、より詳しくは、レチクルの検査評価方法の改善
に関するものである。
（イ） 従来技術と問題点
ＩＣ、ＬＳＩなどの半導体装置はますます高県積化が進
み１回路パターンは袂雑になりかつ微細加工で作られる
ようになってきた。そのために、設計パターンをベース
としてＣＡ Ｄ （ＣｏｍｐｕｔｏｒＡｉｄｅｄ Ｄｅ
ｓｉｇｎ ）手法によりレチクルに所定回路パターンを
形成している。この回路パターンの形成はパターンジェ
ネレータあるいは電子ビーム描画ｇＡｔを使用して行な
われ、そして、マスタマスクあるいはウェハ上のレジス
トへの回路パターンの転写が反射型投影ｉ１１方式ある
いは縮小投影によるステップアンドレピート方式で行な
われている。
み１回路パターンは袂雑になりかつ微細加工で作られる
ようになってきた。そのために、設計パターンをベース
としてＣＡ Ｄ （ＣｏｍｐｕｔｏｒＡｉｄｅｄ Ｄｅ
ｓｉｇｎ ）手法によりレチクルに所定回路パターンを
形成している。この回路パターンの形成はパターンジェ
ネレータあるいは電子ビーム描画ｇＡｔを使用して行な
われ、そして、マスタマスクあるいはウェハ上のレジス
トへの回路パターンの転写が反射型投影ｉ１１方式ある
いは縮小投影によるステップアンドレピート方式で行な
われている。
レチクルの回路パターンの検査および評価は。
従来、回路パターンの構造一部分ごとに寸法を測定しか
つ目視検査で行なっているが、−路パターン全体の直交
度および長さく全長）の測定がむすかしか−た。特に、
全長での設計匝との寸法誤差が十分に評価できなかった
。ま１こ、回路パターンは製品ごとに異なるものであっ
て、構成一部分でのパターン寸法を測定して設計値と比
較することはめんどうなことになってい１こ。
つ目視検査で行なっているが、−路パターン全体の直交
度および長さく全長）の測定がむすかしか−た。特に、
全長での設計匝との寸法誤差が十分に評価できなかった
。ま１こ、回路パターンは製品ごとに異なるものであっ
て、構成一部分でのパターン寸法を測定して設計値と比
較することはめんどうなことになってい１こ。
（ツ 発明の目的
本発明の目的は、レチクルの回路パターンの評Ｉ１１［
ｉを全体的にかつ部分的にもより簡匣に行なう検査方法
を提供することである。
ｉを全体的にかつ部分的にもより簡匣に行なう検査方法
を提供することである。
（ロ）発明の構成
本発明の目的が、所定回路パターンをその中央部にＭす
るレチクルにこの回路パターン２囲むように少なくとも
４ケ所に直交部分のあるマークを形成し、これらマーク
間の距離および位置関係を測定し設定置と比較するレチ
クルの検査方法によって達成され２、ル［定Ｕ路パター
ン全体の長さおよび直交１徒が計１曲さイ′シる。
るレチクルにこの回路パターン２囲むように少なくとも
４ケ所に直交部分のあるマークを形成し、これらマーク
間の距離および位置関係を測定し設定置と比較するレチ
クルの検査方法によって達成され２、ル［定Ｕ路パター
ン全体の長さおよび直交１徒が計１曲さイ′シる。
ま１こ、本発明の目的が、Ｈ「定回路パターンをその中
央部に有するビチクルにこの回路パターンの周辺に少な
くとも１ケ所に矩形パターンを用いたマークを形成し、
このマークの寸法を測定し設定値と比較するレチクルの
検査方法によって達成され、所定回路パターンの構成部
分の寸法評価とすることができる。このマークを上述の
直交部分のあるマークのひとつで代用］−ることができ
る。
央部に有するビチクルにこの回路パターンの周辺に少な
くとも１ケ所に矩形パターンを用いたマークを形成し、
このマークの寸法を測定し設定値と比較するレチクルの
検査方法によって達成され、所定回路パターンの構成部
分の寸法評価とすることができる。このマークを上述の
直交部分のあるマークのひとつで代用］−ることができ
る。
（９）発明の笑施しＵ
以下、＆付図面を参照して本発明の実施態様例によって
本発明の詳細な説明する。
本発明の詳細な説明する。
第１図は本発明によるレチクルの概略平面図である。
レチクルｌに通常方法、例えば、パターンジェネレータ
又は−子ビーム描画装置Ｅ ＣＡ Ｄ手法で操作してレ
チクルの中央ｉｌｉに所定回路パターン２を形成する。
又は−子ビーム描画装置Ｅ ＣＡ Ｄ手法で操作してレ
チクルの中央ｉｌｉに所定回路パターン２を形成する。
この回路パターン２を描く際に、第１囚に示すよう１よ
直交部のあるマーク３Ａ 、 ３Ｂ 。
直交部のあるマーク３Ａ 、 ３Ｂ 。
３Ｃおよび３Ｄを回路パターン２の周囲に所定の設定（
帽）値で描く。これらマーク３に、３Ｂ。
帽）値で描く。これらマーク３に、３Ｂ。
３Ｃおよび３Ｄはレチクルの回路パターンを全体的に見
てその直交度および長さを評価するのに使用するので、
これらマークが相互に最も離れ７こ位置にあるように、
９１Ｉえは、第１図に示す如くレチクルのコーナ一部に
配列するのが好ましく、かつこれらマークの内側辺（回
路パターンに面する辺）が平行四辺形（第１図では正方
形）となるように設計して描く。なお、第１図において
マーク３Ａ〜３Ｄは理解し易くするためにかなり拡大し
た形で示しであるが、実際には、しｖえば、ライン幅ａ
が１０μｍで長さｂが１２０μｍ程度（マーク３Ｃ参照
）のものである。さらに、マークは第１図では十字形で
あるが、第２図に示ＴようなＬ字形マーク４あるいは第
３図に示すような凸形マーク５であっても良く、直交部
があるマークならば良いわけである。また、これら少な
くとも４個のマークを描く時期は、（１）回路パターン
２の描画前に全て描（、に）回路パターン２の描画後に
全７描く、（３）２個のマークを描画前にそして残り２
個のマークを描画後に描く、あるいは、（４）描画前に
１個のマークを描画途中で２個のマークをそして残り１
個のマークを描画後に描くの、４通りがある。
てその直交度および長さを評価するのに使用するので、
これらマークが相互に最も離れ７こ位置にあるように、
９１Ｉえは、第１図に示す如くレチクルのコーナ一部に
配列するのが好ましく、かつこれらマークの内側辺（回
路パターンに面する辺）が平行四辺形（第１図では正方
形）となるように設計して描く。なお、第１図において
マーク３Ａ〜３Ｄは理解し易くするためにかなり拡大し
た形で示しであるが、実際には、しｖえば、ライン幅ａ
が１０μｍで長さｂが１２０μｍ程度（マーク３Ｃ参照
）のものである。さらに、マークは第１図では十字形で
あるが、第２図に示ＴようなＬ字形マーク４あるいは第
３図に示すような凸形マーク５であっても良く、直交部
があるマークならば良いわけである。また、これら少な
くとも４個のマークを描く時期は、（１）回路パターン
２の描画前に全て描（、に）回路パターン２の描画後に
全７描く、（３）２個のマークを描画前にそして残り２
個のマークを描画後に描く、あるいは、（４）描画前に
１個のマークを描画途中で２個のマークをそして残り１
個のマークを描画後に描くの、４通りがある。
設計プログラムおよび描画の状態変化の可能性などを考
慮して、上記（２）のようにマークを描くのが望ましい
。
慮して、上記（２）のようにマークを描くのが望ましい
。
レチクル１上に形成したマーク３Ａ 、 ３Ｂ 。
３Ｃおよび３Ｄについての相互間の距離および２個のマ
ークを結ぶ線に対する残り２個のマークそれぞれについ
ての直交度を測定する。例えば、第１図中のマーク３Ｃ
および３Ｂ間の距離Ｃを測定し、同様にマーク３Ａと３
Ｂ間、マーク３Ｂと３Ｃ間そしてマーク３Ｄと３Ａ間の
距離を測定する。
ークを結ぶ線に対する残り２個のマークそれぞれについ
ての直交度を測定する。例えば、第１図中のマーク３Ｃ
および３Ｂ間の距離Ｃを測定し、同様にマーク３Ａと３
Ｂ間、マーク３Ｂと３Ｃ間そしてマーク３Ｄと３Ａ間の
距離を測定する。
そして、直交度も測定するわけであるが、これらのこと
は測定装＠（例えば２日本光学工業社（株）製の反射型
微小寸法測定機ＬＡＭＰＡＳ）にてＸＹステージを適切
に操作することによって比較的容易に行なえる。得られ
た測定結果？設計（定）直と比較する。この比較値でも
って形成した所定回路パターン２の設計（足）＠に対し
の比較値とみなすことで回路パターン２の評価を行なう
。実際に発明者の実験でも形成した（９）路パターン２
の評価（精度評価を合む）をこの比較値で評価して問題
はなかワた。
は測定装＠（例えば２日本光学工業社（株）製の反射型
微小寸法測定機ＬＡＭＰＡＳ）にてＸＹステージを適切
に操作することによって比較的容易に行なえる。得られ
た測定結果？設計（定）直と比較する。この比較値でも
って形成した所定回路パターン２の設計（足）＠に対し
の比較値とみなすことで回路パターン２の評価を行なう
。実際に発明者の実験でも形成した（９）路パターン２
の評価（精度評価を合む）をこの比較値で評価して問題
はなかワた。
さらに、形成したマーク３Ａ〜３Ｄのひとつ（例えば、
マーク３Ｃ）を選んでそのライン幅（横方向長さ）ａお
よび長さく縦方向長さ）ｂを寸法測定し、設置１（定）
値と比較する。仁の比較値でもって回路パターン２の構
成部分の設計値に対する比較値とすることが同様に可能
である。このマークの寸法測定も前述した測定装置にて
行なうことができる。したがって、製品ごとに異なる回
路パターンの寸法評価が前もって設定したひとつの共通
マークでもっていずれの製品の場合にもできる。
マーク３Ｃ）を選んでそのライン幅（横方向長さ）ａお
よび長さく縦方向長さ）ｂを寸法測定し、設置１（定）
値と比較する。仁の比較値でもって回路パターン２の構
成部分の設計値に対する比較値とすることが同様に可能
である。このマークの寸法測定も前述した測定装置にて
行なうことができる。したがって、製品ごとに異なる回
路パターンの寸法評価が前もって設定したひとつの共通
マークでもっていずれの製品の場合にもできる。
閃）発明の効果
本発明に係るレチクルの検査方法ｌこよって１回路パタ
ーンの直接測定ではないが回路パターンの周辺に形成し
たマークを容易に測定し設定値と比較でき１回路パター
ンの評価が簡便に行なえる。
ーンの直接測定ではないが回路パターンの周辺に形成し
たマークを容易に測定し設定値と比較でき１回路パター
ンの評価が簡便に行なえる。
第１図は本発明ｌこ係る検査方法を実施するためｌこマ
ークを形成したレチクルの概略平面図であり、第２図は
、Ｌ字形マークを示す図であり、第３図は、凸形マーク
を示す図である◎１・・・・・・レチクル、２・・・・
・・回路パターン２３Ａ。 ３Ｂ、３Ｃ，３Ｄ・・・・・・マー／／、４．５・・・
・・・マーク。 第１図
ークを形成したレチクルの概略平面図であり、第２図は
、Ｌ字形マークを示す図であり、第３図は、凸形マーク
を示す図である◎１・・・・・・レチクル、２・・・・
・・回路パターン２３Ａ。 ３Ｂ、３Ｃ，３Ｄ・・・・・・マー／／、４．５・・・
・・・マーク。 第１図
Claims (1)
- 【特許請求の範囲】 １、所定回路パターンをその中央部に有Ｔるレチクルに
前記所定回路パターンを囲むように少なくとも４ケ所に
直交部分のあるマークを形成し。 これらマーク間の距離および位置関係を測定し設定値と
比較するレチクルの検査方法。 ２、所定回路パターンをその中央部に有するレチクルに
前記所定回路パターンの周辺に少なくとも１ケ所に矩形
パターンを用いたマークを形成し、このマークの寸法を
測定し設定値と比較するレチクルの検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049230A JPS60202933A (ja) | 1984-03-16 | 1984-03-16 | レチクルの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049230A JPS60202933A (ja) | 1984-03-16 | 1984-03-16 | レチクルの検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60202933A true JPS60202933A (ja) | 1985-10-14 |
Family
ID=12825097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049230A Pending JPS60202933A (ja) | 1984-03-16 | 1984-03-16 | レチクルの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60202933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399256B1 (en) | 1998-12-03 | 2002-06-04 | Nec Corporation | Reticle having accessory pattern divided into sub-patterns |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108738A (en) * | 1979-02-13 | 1980-08-21 | Fujitsu Ltd | Inspection for registration of photomask |
| JPS5640242A (en) * | 1979-09-11 | 1981-04-16 | Matsushita Electric Ind Co Ltd | Mask for semiconductor device |
| JPS5654038A (en) * | 1979-10-08 | 1981-05-13 | Toshiba Corp | Checking device for shape of photomask |
| JPS5757245A (en) * | 1980-09-24 | 1982-04-06 | Hitachi Ltd | Inspecting method and device for appearance of semiconductor wafer |
-
1984
- 1984-03-16 JP JP59049230A patent/JPS60202933A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108738A (en) * | 1979-02-13 | 1980-08-21 | Fujitsu Ltd | Inspection for registration of photomask |
| JPS5640242A (en) * | 1979-09-11 | 1981-04-16 | Matsushita Electric Ind Co Ltd | Mask for semiconductor device |
| JPS5654038A (en) * | 1979-10-08 | 1981-05-13 | Toshiba Corp | Checking device for shape of photomask |
| JPS5757245A (en) * | 1980-09-24 | 1982-04-06 | Hitachi Ltd | Inspecting method and device for appearance of semiconductor wafer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6610461B2 (en) | 1998-03-12 | 2003-08-26 | Nec Electronics Corporation | Reticle having accessory pattern divided into sub-patterns |
| US6399256B1 (en) | 1998-12-03 | 2002-06-04 | Nec Corporation | Reticle having accessory pattern divided into sub-patterns |
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