JPS6020249A - 計数回数の短縮方法 - Google Patents
計数回数の短縮方法Info
- Publication number
- JPS6020249A JPS6020249A JP58128841A JP12884183A JPS6020249A JP S6020249 A JPS6020249 A JP S6020249A JP 58128841 A JP58128841 A JP 58128841A JP 12884183 A JP12884183 A JP 12884183A JP S6020249 A JPS6020249 A JP S6020249A
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- JP
- Japan
- Prior art keywords
- register
- output signal
- counting
- output
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａＪ 発明の技術分野
本発明はデータ処理システムの制御用計数回路における
計数の短縮方法に関する。
計数の短縮方法に関する。
（ｂ） 技術の背景
従来よりデータ処理システム等における論理回路はノア
およびナンドのようなゲート回路と複数のゲート回路を
組合せて得るレジスタ、ラッチ、フリ、プフロップ（Ｆ
Ｆ）のような順序回路を多数接続して構成され、機能的
にはデータブロックと制御ブロックとよりなる。前者は
データを格納するための各種ＦＦとこれ等相互間を結ぶ
データ転送路よりなり、後者はデータプロ、り内の転送
シーケンス、各演算ステップにおける演算の種類、演算
実行シーケンス等を制御する各種順序回路およびその周
辺に配するゲート回路よりなる。このように論理回路に
は各種目的に順序回路を備えるが、これ等の複雑な論理
回路を集積して上位機能の例えば中央処理装置（ＣＰＵ
）を構成する場合その信頼性および保守性を向上するた
め、コストパランスを取りつ＼エラー検出、自動訂正お
よび再試行の要素を織込む手段が用いられており、再試
行回路や応答信号時間監視などカクンタによりシーケン
スや信号例えばクロックをｎ１数し、一定数に達した時
点でＡ処理から他のＢ処理に変る制御が数多く存在する
。
およびナンドのようなゲート回路と複数のゲート回路を
組合せて得るレジスタ、ラッチ、フリ、プフロップ（Ｆ
Ｆ）のような順序回路を多数接続して構成され、機能的
にはデータブロックと制御ブロックとよりなる。前者は
データを格納するための各種ＦＦとこれ等相互間を結ぶ
データ転送路よりなり、後者はデータプロ、り内の転送
シーケンス、各演算ステップにおける演算の種類、演算
実行シーケンス等を制御する各種順序回路およびその周
辺に配するゲート回路よりなる。このように論理回路に
は各種目的に順序回路を備えるが、これ等の複雑な論理
回路を集積して上位機能の例えば中央処理装置（ＣＰＵ
）を構成する場合その信頼性および保守性を向上するた
め、コストパランスを取りつ＼エラー検出、自動訂正お
よび再試行の要素を織込む手段が用いられており、再試
行回路や応答信号時間監視などカクンタによりシーケン
スや信号例えばクロックをｎ１数し、一定数に達した時
点でＡ処理から他のＢ処理に変る制御が数多く存在する
。
Ｉｃ） ｉ；ｅ来技術と問題点
従来より上記の計数手段は一定数が設定され、七の値に
達する迄は１歩進′ｆｆ、繰返し設定値に至って計１１
．’、’ｉ、終了迄続く。例えば再試行回路では対象回
路でエラーを検出すると必要なデータをログアウトの後
エラー状ｆ１．ｊｌをリセットし、再試作可能な出発伏
鮨迄戻して同一の処理案内を実行する。エラーが何回も
発生する場合は前述の設定値ｎ回例え１１ず８回の試行
を繰返し８回に達すると再試行不能としてマンンチェッ
ク処理を開始する。このエラー処理中は２回目の再試行
から７回目１与試行までは全く同様の処理を′−ξ行し
ており計数手段における値が１歩Ｍ（をね返しているだ
けで計数手段の機ｆｌヒが確ｌｉ３されていれば例えば
試験工程等においては無駄に時間待ちとなる欠点を有し
ていた。
達する迄は１歩進′ｆｆ、繰返し設定値に至って計１１
．’、’ｉ、終了迄続く。例えば再試行回路では対象回
路でエラーを検出すると必要なデータをログアウトの後
エラー状ｆ１．ｊｌをリセットし、再試作可能な出発伏
鮨迄戻して同一の処理案内を実行する。エラーが何回も
発生する場合は前述の設定値ｎ回例え１１ず８回の試行
を繰返し８回に達すると再試行不能としてマンンチェッ
ク処理を開始する。このエラー処理中は２回目の再試行
から７回目１与試行までは全く同様の処理を′−ξ行し
ており計数手段における値が１歩Ｍ（をね返しているだ
けで計数手段の機ｆｌヒが確ｌｉ３されていれば例えば
試験工程等においては無駄に時間待ちとなる欠点を有し
ていた。
ｆｄ） 発明の目的。
本発明の目的は上記の欠点を除去するため、試験モード
等必要によってｎ回の計数の内初期と末尾を除く中間の
単純繰返し部分Ｐヅを省略して対象回路における処理時
間を大幅に短縮する計数回数の短縮方法を提供しようと
するものである。
等必要によってｎ回の計数の内初期と末尾を除く中間の
単純繰返し部分Ｐヅを省略して対象回路における処理時
間を大幅に短縮する計数回数の短縮方法を提供しようと
するものである。
ｔｅｌ 発明の構成
この目的は、データ処理システムにおけるループ制御等
のための計数用回路において該計数用回路は、ループ機
能等被監視回路の作動毎に１歩進を加算する手段ならび
に任意に設定するｍ歩進を加算する手段、該両加算手段
の出力信号ｆ、選択する手段、該選択手段の出力信号を
保持するレジスタ手段および該レジスタ手段の出力信号
を選択するデコード手段を備えてなり、正常動作時にお
いては選択手段をして１歩進加算手段の出力信号を選択
せしめると共に、デパックモード時においてはデコード
手段のａ個出力信号とデバッグモード信号との論理積信
号により選択手段をしてｍ歩進加算手段を選択せしめて
、該レジスタ手段の計数値をａよりの歩進に際しａ＋１
に代りａ十ｍＶＣ跳躍せしめデコード手段を介し送出す
る計数回数をｍ−１回短縮することを特徴とする計数回
数の短縮方法を提供することによって達成することが出
来る。
のための計数用回路において該計数用回路は、ループ機
能等被監視回路の作動毎に１歩進を加算する手段ならび
に任意に設定するｍ歩進を加算する手段、該両加算手段
の出力信号ｆ、選択する手段、該選択手段の出力信号を
保持するレジスタ手段および該レジスタ手段の出力信号
を選択するデコード手段を備えてなり、正常動作時にお
いては選択手段をして１歩進加算手段の出力信号を選択
せしめると共に、デパックモード時においてはデコード
手段のａ個出力信号とデバッグモード信号との論理積信
号により選択手段をしてｍ歩進加算手段を選択せしめて
、該レジスタ手段の計数値をａよりの歩進に際しａ＋１
に代りａ十ｍＶＣ跳躍せしめデコード手段を介し送出す
る計数回数をｍ−１回短縮することを特徴とする計数回
数の短縮方法を提供することによって達成することが出
来る。
（ｆｌ 発明の実施例
以下図面を参照しつ＼本発明の一実施例について説明す
る。図は本発明の一実施例における計数回数の短縮方法
によるブロック図を示す。図において１，４はレジスタ
、２はデコーダ、３は選択器（ＭＰＸ）、５ａ、５ｂは
演算ユニ、トおよびＡＮＤはアンド回路である。レジス
タ１は計数値を蓄積する。デコーダ２は対象回路の設定
計数値Ｐ例えば８および飛越し前設定計数値ａ例えば１
を検出したとき高レベルを出力する機能を有する。ＭＰ
Ｘ３はＡＮＤから入力される選択信号に従いＡまたはＢ
端子入力こ＼では演算ユニッ）５ａまたは５ｂを入力す
る。こ＼で通常のデータ処理モードでは試験モード信号
の印加がなく演算二二ソ）５ａの出力を選択する。レジ
スタ４は計数入力が印加される部間１およびｍこ＼では
例えば６を出力して演算ユニット５ ａ ＊ ５ ｂに
印加するっこのように構成されているので本実施例では
計数入力が印加される都度当初零リセットされたレジス
タ１はＭ−ＰＸ３により演算ユニッ）５ａの出力が選択
されており、ＭＰＸ３の出力がレジスタＩＫ入力され１
歩進して００００は１加算の０００１に置換され、次の
１歩進では００１０・・曲と順に繰返して８に達しデコ
ーダ２から設定値Ｐこ＼では８の計数終了出力（Ｗ号例
えば高レベルが出力されることに従来と変りはない。し
かし本実施例の試験モードにおいては試験モード信号が
ＡＮＤに印加されており、レジスタＩ ＶＣａがこ＼で
は例えば０００１がセットされた時点でデコーダ２より
高レベルが出力さ）ｔており１１１１１ＰＸ３に入力す
るＡＮＤよりの鷺択伯号が演算ユニッ）５ｂ’、Ｈ選択
させているので次の計数入力に際してはレジスタ４によ
りｍこ＼では６を入力する演算ユニット５ｂの動作結果
がＭＰＸ：３ｅ介してレジスタ１に即ち０００１→００
１０になる代りにこ＼では０１１１が設定される。この
時点でデコーダ２からＡＮＤＫ出力していたａの検出信
号が消失してＡＮＤの出力はなくなりＭＰＸ３は元に戻
り再び演算ユニット５ａを選択して、次の計数入力によ
ってレジスタは０１１１より１歩進して１０００に達し
てデコーダ２はＰこ＼では８を計数完了したことを示す
出力信号高レベルを出力する。
る。図は本発明の一実施例における計数回数の短縮方法
によるブロック図を示す。図において１，４はレジスタ
、２はデコーダ、３は選択器（ＭＰＸ）、５ａ、５ｂは
演算ユニ、トおよびＡＮＤはアンド回路である。レジス
タ１は計数値を蓄積する。デコーダ２は対象回路の設定
計数値Ｐ例えば８および飛越し前設定計数値ａ例えば１
を検出したとき高レベルを出力する機能を有する。ＭＰ
Ｘ３はＡＮＤから入力される選択信号に従いＡまたはＢ
端子入力こ＼では演算ユニッ）５ａまたは５ｂを入力す
る。こ＼で通常のデータ処理モードでは試験モード信号
の印加がなく演算二二ソ）５ａの出力を選択する。レジ
スタ４は計数入力が印加される部間１およびｍこ＼では
例えば６を出力して演算ユニット５ ａ ＊ ５ ｂに
印加するっこのように構成されているので本実施例では
計数入力が印加される都度当初零リセットされたレジス
タ１はＭ−ＰＸ３により演算ユニッ）５ａの出力が選択
されており、ＭＰＸ３の出力がレジスタＩＫ入力され１
歩進して００００は１加算の０００１に置換され、次の
１歩進では００１０・・曲と順に繰返して８に達しデコ
ーダ２から設定値Ｐこ＼では８の計数終了出力（Ｗ号例
えば高レベルが出力されることに従来と変りはない。し
かし本実施例の試験モードにおいては試験モード信号が
ＡＮＤに印加されており、レジスタＩ ＶＣａがこ＼で
は例えば０００１がセットされた時点でデコーダ２より
高レベルが出力さ）ｔており１１１１１ＰＸ３に入力す
るＡＮＤよりの鷺択伯号が演算ユニッ）５ｂ’、Ｈ選択
させているので次の計数入力に際してはレジスタ４によ
りｍこ＼では６を入力する演算ユニット５ｂの動作結果
がＭＰＸ：３ｅ介してレジスタ１に即ち０００１→００
１０になる代りにこ＼では０１１１が設定される。この
時点でデコーダ２からＡＮＤＫ出力していたａの検出信
号が消失してＡＮＤの出力はなくなりＭＰＸ３は元に戻
り再び演算ユニット５ａを選択して、次の計数入力によ
ってレジスタは０１１１より１歩進して１０００に達し
てデコーダ２はＰこ＼では８を計数完了したことを示す
出力信号高レベルを出力する。
本実施例では００００→０００１と０１１１→１０００
は従来と変りないが０００１→０１１１が従来の６計数
動作に代り１計数動作で跳躍するので５計数動作が省略
される。
は従来と変りないが０００１→０１１１が従来の６計数
動作に代り１計数動作で跳躍するので５計数動作が省略
される。
ｔｇ＋ 発明の詳細
な説明したように本発明によれば従来データ処理モード
も試験モードでは同一の計数動作を実行させていて無駄
が多かったのに比快し、ｌｎを設定フ１択せしめて計数
の中間ステップを任意のｍ−エだけ跳Ｍして省略する計
数回数の短縮方法を試験モードに適用すれば試験時間の
短縮が８汝により得られるので肩用である。
も試験モードでは同一の計数動作を実行させていて無駄
が多かったのに比快し、ｌｎを設定フ１択せしめて計数
の中間ステップを任意のｍ−エだけ跳Ｍして省略する計
数回数の短縮方法を試験モードに適用すれば試験時間の
短縮が８汝により得られるので肩用である。
図は本発明の一実施例における計数回数の短縮方法によ
るブロック図である。図において１，４はレジスタ、２
はデコーダ、３は週沢？：ｉ； （ＭＰＸ ）および５
ａ ＋、 ５ ｂは演算ユニットである。 代理人 弁理士 松 岡 宏量ｒ咋′：ｒ：、ｊ、′°
“しＬ′）」
るブロック図である。図において１，４はレジスタ、２
はデコーダ、３は週沢？：ｉ； （ＭＰＸ ）および５
ａ ＋、 ５ ｂは演算ユニットである。 代理人 弁理士 松 岡 宏量ｒ咋′：ｒ：、ｊ、′°
“しＬ′）」
Claims (1)
- データ処理システムにおけるループ制御等のための計数
用回路において、該計数用回路は、ループ機能等被監視
回路の作動毎に１歩進を加算する手段ならびに任意に設
定するｍ歩進を加算する手段、該両加算手段の出力信号
を選択する手段、該選択手段の出力信号を保持するレジ
スタ手段および該レジスタ手段の出力信号を選択するデ
コード手段を備えてなり、正常動作時においては選択手
段をして１歩進加算手段の出力信号を選択せしめると共
に１デパツクモ一ド時においてはデコード手段のａ個出
力信号とデバッグモード信号との論理積信号により選択
手段をしてｍ歩進加算手段を選択せしめて、該レジスタ
手段の計数値ｔ−ａよりの歩進に際しａ＋１に代りａ＋
ｍに跳躍せしめデコード手段を介し送出する計数回数を
ｍ−１回短縮することｔｌ−特徴とする計数回数の短縮
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128841A JPS6020249A (ja) | 1983-07-15 | 1983-07-15 | 計数回数の短縮方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128841A JPS6020249A (ja) | 1983-07-15 | 1983-07-15 | 計数回数の短縮方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020249A true JPS6020249A (ja) | 1985-02-01 |
Family
ID=14994710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128841A Pending JPS6020249A (ja) | 1983-07-15 | 1983-07-15 | 計数回数の短縮方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020249A (ja) |
-
1983
- 1983-07-15 JP JP58128841A patent/JPS6020249A/ja active Pending
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