JPS6020215A - パルス増巾装置 - Google Patents
パルス増巾装置Info
- Publication number
- JPS6020215A JPS6020215A JP58129756A JP12975683A JPS6020215A JP S6020215 A JPS6020215 A JP S6020215A JP 58129756 A JP58129756 A JP 58129756A JP 12975683 A JP12975683 A JP 12975683A JP S6020215 A JPS6020215 A JP S6020215A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- pulse
- outputs
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/16—Controlling the angular speed of one shaft
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Position Or Direction (AREA)
- Control Of Velocity Or Acceleration (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、［作機械およびロボット等の位置制御や速度
制御を必要とする動力源に内蔵される二相式ロータリエ
ンコーダ等のパルス増＋１装置に関するものである。
制御を必要とする動力源に内蔵される二相式ロータリエ
ンコーダ等のパルス増＋１装置に関するものである。
従来例の構成とその問題点
一般に、産業用ロボットなどの機械的な制御を行うサー
ボ系において、系の動作の安定化および応答性を向上さ
せるには速度ループが必要である。
ボ系において、系の動作の安定化および応答性を向上さ
せるには速度ループが必要である。
そこで従来は速度信号検出器として直流タコジェネレー
タを設置して速度信号を検出していた。ところが、直流
タコジェネレータには整流ブラシがあるため、保守点検
が必要となり、取り扱いが煩雑であった。それに替る方
法として位置信号検出用のロータリエンコーダのパルス
出力をｒ／ｙ変換することにより速度信号が得られるが
、この場合、パルス数の多いロータリエンコーダを使用
すると変速中の大きい安定した速度制御が得られるが、
高価格となり、また位置決め精度に必要以上のパルス数
のエンコーダでは位置フィードバック信号の処理が煩雑
になる欠点があった。
タを設置して速度信号を検出していた。ところが、直流
タコジェネレータには整流ブラシがあるため、保守点検
が必要となり、取り扱いが煩雑であった。それに替る方
法として位置信号検出用のロータリエンコーダのパルス
出力をｒ／ｙ変換することにより速度信号が得られるが
、この場合、パルス数の多いロータリエンコーダを使用
すると変速中の大きい安定した速度制御が得られるが、
高価格となり、また位置決め精度に必要以上のパルス数
のエンコーダでは位置フィードバック信号の処理が煩雑
になる欠点があった。
発明の目的
本発明は、前記従来例の欠点に鑑みてなされたもので、
安価なパルス数の少ないロータリエンコーダ等を使用し
ても、パルス増巾したあとで積分変換することで変速ｌ
］が大きく、しかも安定した速度制御を可能にするパル
ス増巾装置を提供するものである。
安価なパルス数の少ないロータリエンコーダ等を使用し
ても、パルス増巾したあとで積分変換することで変速ｌ
］が大きく、しかも安定した速度制御を可能にするパル
ス増巾装置を提供するものである。
発明の構成
そのだめの構成として、本発明は、互いに電気角９ｄの
位相差を有する二相のパルス波を出力する二相式ロータ
リエンコーダ等の出力を人力とし前記二相のパルス波を
入力とする排他的論理和回路と、前記排他的論理和回路
の出力を反転する反転回路と、前記排他的論理和回路の
出力を人力とする第１の論理回路と、前記排他的論理和
回路の出力と前記反転回路の出力とを入力とする第２の
論理回路とを設け、前記第１．第２の論理回路により論
理処理してアナログスイッチの駆動信′号とし、前記ア
ナログスイッチによって前記二相のパルス波のμ周期毎
に定電流積分して最大値が周期に比例する直流電圧を出
力する第１．第２の積分回路と、前記第１．第２の積分
回路の最大値の出力を前記二相のパルス波のμ周期毎に
入力とするサンプリングホールド回路と、前記サンプリ
ングホールド回路の出力をｎ等分する分割回路と、前記
分割回路のｎ ／ ｎを除＜（ｎ−１）個の出力より大
きい前記第１．第２の積分回路の出力を判別するパルス
発生回路と、前記パルス発生回路の（ｒｌ−１）個の出
力と前記排他的論理和回路の出力と前記反転回路の出力
とを入力とするワンショットマルチのアンド回路とを設
け、前記二相式ロータリエンコーダ等の出力から出力周
波数の４ｎ倍の周波数で一定のパルス１１］のパルスを
出力するものである。
位相差を有する二相のパルス波を出力する二相式ロータ
リエンコーダ等の出力を人力とし前記二相のパルス波を
入力とする排他的論理和回路と、前記排他的論理和回路
の出力を反転する反転回路と、前記排他的論理和回路の
出力を人力とする第１の論理回路と、前記排他的論理和
回路の出力と前記反転回路の出力とを入力とする第２の
論理回路とを設け、前記第１．第２の論理回路により論
理処理してアナログスイッチの駆動信′号とし、前記ア
ナログスイッチによって前記二相のパルス波のμ周期毎
に定電流積分して最大値が周期に比例する直流電圧を出
力する第１．第２の積分回路と、前記第１．第２の積分
回路の最大値の出力を前記二相のパルス波のμ周期毎に
入力とするサンプリングホールド回路と、前記サンプリ
ングホールド回路の出力をｎ等分する分割回路と、前記
分割回路のｎ ／ ｎを除＜（ｎ−１）個の出力より大
きい前記第１．第２の積分回路の出力を判別するパルス
発生回路と、前記パルス発生回路の（ｒｌ−１）個の出
力と前記排他的論理和回路の出力と前記反転回路の出力
とを入力とするワンショットマルチのアンド回路とを設
け、前記二相式ロータリエンコーダ等の出力から出力周
波数の４ｎ倍の周波数で一定のパルス１１］のパルスを
出力するものである。
実施例の説明
以下、本発明の一実施例を図面の第１図、第２図に沿っ
て詳細に説明する。図において、１ａおよび１ｂはそれ
ぞれ二相式ロータリエンコーダの出力が供給される入力
端子、２．３はそれぞれ第１の積分回路および第２の積
分回路、４はサンプリングホールド回路、６は加算回路
、６は分割回路で、６等分する場合を示す。７はパルス
発生回路、８はワンショットマルチのアンド回路、９は
排他的論理和回路、１０はインバータによる反転回路、
１１．１２．１３および１４はワンショットマルチ回路
、１６および１６はナンド回路１７゜１Ｂはそれぞれ第
１．第２の論理回路、８＋、８２゜８３．８４，８５．
Ｓ６，８７．８８ はアナログスイッチである。
て詳細に説明する。図において、１ａおよび１ｂはそれ
ぞれ二相式ロータリエンコーダの出力が供給される入力
端子、２．３はそれぞれ第１の積分回路および第２の積
分回路、４はサンプリングホールド回路、６は加算回路
、６は分割回路で、６等分する場合を示す。７はパルス
発生回路、８はワンショットマルチのアンド回路、９は
排他的論理和回路、１０はインバータによる反転回路、
１１．１２．１３および１４はワンショットマルチ回路
、１６および１６はナンド回路１７゜１Ｂはそれぞれ第
１．第２の論理回路、８＋、８２゜８３．８４，８５．
Ｓ６，８７．８８ はアナログスイッチである。
つぎに、本実施例の動作を説明する。第２図に第１図の
各部の出力波形を示している。互いに電気角９σの位相
差を有する二相のパルス波を出力する二相式ロータリエ
ンコーダの出力が入力端ｒ−１ａおよび１ｂに供給され
、前記入力端子１ａおよび１ｂの入力をそれぞれＡＯお
よびＢＯとする。
各部の出力波形を示している。互いに電気角９σの位相
差を有する二相のパルス波を出力する二相式ロータリエ
ンコーダの出力が入力端ｒ−１ａおよび１ｂに供給され
、前記入力端子１ａおよび１ｂの入力をそれぞれＡＯお
よびＢＯとする。
この入カム０およびＢＯを入力とする排他的論理和回路
９の出力をＧｏとする。またこの出力ＣＯを反転回路１
ｏで反転してＣ−Ｏとする。そして出力ＣＯおよび６を
それぞれ入力とするワンショットマルチ回路１１および
１２の出力はパルス１ＩＴ１の出力Ｑ１およびＱｓであ
る。
９の出力をＧｏとする。またこの出力ＣＯを反転回路１
ｏで反転してＣ−Ｏとする。そして出力ＣＯおよび６を
それぞれ入力とするワンショットマルチ回路１１および
１２の出力はパルス１ＩＴ１の出力Ｑ１およびＱｓであ
る。
なおパルス巾Ｔ１は入カム０の周期ＴＯの最小値Ｔ［１
ＭＩＮに対してＴ＋（Ｔｏｖｔド／４ となるように設
定する。つぎに出力Ｑ１およびＱｓをそれぞれ入力とす
るワンショットマルチ回路１３および１４の出力はパル
スｒｌ］Ｔ２の出力Ｑ２およびＱ４である。なおパルス
巾Ｔ２はパルスＩＩＪ Ｔ Ｉ および’ｌ”ｆｉＭＩ
Ｎに対してＴ＋（Ｔ２（ＴｏＭ、ｔＮ／４ となるよう
に設定する。つぎに出力Ｑ２の反転信号（２と出力ＣＯ
を入力とするナンド回路１６の出力を０１とし、出力Ｑ
４の反転信号Ｑ４と６を入力とするす／ド回路１６の出
力を０２とする。また出力Ｑ１およびＱ５の反転信号を
それぞれ（１および（３とする。なおアナログスイッチ
Ｓｔ 、８２ 、Ｓｓ 。
ＭＩＮに対してＴ＋（Ｔｏｖｔド／４ となるように設
定する。つぎに出力Ｑ１およびＱｓをそれぞれ入力とす
るワンショットマルチ回路１３および１４の出力はパル
スｒｌ］Ｔ２の出力Ｑ２およびＱ４である。なおパルス
巾Ｔ２はパルスＩＩＪ Ｔ Ｉ および’ｌ”ｆｉＭＩ
Ｎに対してＴ＋（Ｔ２（ＴｏＭ、ｔＮ／４ となるよう
に設定する。つぎに出力Ｑ２の反転信号（２と出力ＣＯ
を入力とするナンド回路１６の出力を０１とし、出力Ｑ
４の反転信号Ｑ４と６を入力とするす／ド回路１６の出
力を０２とする。また出力Ｑ１およびＱ５の反転信号を
それぞれ（１および（３とする。なおアナログスイッチ
Ｓｔ 、８２ 、Ｓｓ 。
３４．３５，８６．８７およびＳ８はそれぞれ出力Ｇｏ
。
。
Ｑ２．Ｃ＋、反転信壮Ｑ＋、Ｇｏ、出力Ｑ４．Ｇ２およ
び反転信号（３がロウのときオンとなる。
び反転信号（３がロウのときオンとなる。
つき゛に第１の積分回路２におい−Ｃ出力Ｃｏがロウの
間、アナログスイッチＳ１およびＳ２がオンで８３がオ
フしており、定電流積分によって第１の積分回路２の出
力Ｄ１はＶｓ（１）まで上列する。
間、アナログスイッチＳ１およびＳ２がオンで８３がオ
フしており、定電流積分によって第１の積分回路２の出
力Ｄ１はＶｓ（１）まで上列する。
まだ出力ＣＯがハイからロウへの立下りからパルス１１
＋Ｔ２−Ｊでの間、第２の積分回路３ではアナログスイ
ッチ３５．８６およびＳ７はオフで、出力Ｄ２は出力電
圧Ｔｏ（１）を保持する。つぎにアナログスイッチＳ６
およびＳ７がオンし、第２の積分回路３の出力Ｄ２をＯ
Ｖにする。
＋Ｔ２−Ｊでの間、第２の積分回路３ではアナログスイ
ッチ３５．８６およびＳ７はオフで、出力Ｄ２は出力電
圧Ｔｏ（１）を保持する。つぎにアナログスイッチＳ６
およびＳ７がオンし、第２の積分回路３の出力Ｄ２をＯ
Ｖにする。
つぎに出力ＣＯがロウからハイへの立上りからＩ２の間
、第１の積分回路２ではアナログスイッチＳｔ 、８２
およびＳ３がオフしており、出力Ｄ１はＶｓ（１）を保
持する。つぎにアナログスイッチＳ２およびＳ５がオン
し、第１の積分回路２の出力Ｄ１をＯｖにする。また出
力ＧＯがハイの間、第２のって第２の積分回路３の出力
Ｄ２はｖＯ？）まで、に昇する。以下同じことを繰り返
えし、パルス電ＩＦＣＯがロウの周期を１サイクル毎に
第１の積分回路２によって電圧に変換し、ハイの周期を
１ザイクルｆＵ：に第２の積分回路３によって電圧に変
換する。つぎにアナログスイッチＳ４およびＳ８によっ
て、第１の積分回路２および第２の積分回路３に保持さ
れた電圧を、保持されてからパルス１１＋ Ｔ ＋の間
にザンプリングホールド回路４０入力とする。
、第１の積分回路２ではアナログスイッチＳｔ 、８２
およびＳ３がオフしており、出力Ｄ１はＶｓ（１）を保
持する。つぎにアナログスイッチＳ２およびＳ５がオン
し、第１の積分回路２の出力Ｄ１をＯｖにする。また出
力ＧＯがハイの間、第２のって第２の積分回路３の出力
Ｄ２はｖＯ？）まで、に昇する。以下同じことを繰り返
えし、パルス電ＩＦＣＯがロウの周期を１サイクル毎に
第１の積分回路２によって電圧に変換し、ハイの周期を
１ザイクルｆＵ：に第２の積分回路３によって電圧に変
換する。つぎにアナログスイッチＳ４およびＳ８によっ
て、第１の積分回路２および第２の積分回路３に保持さ
れた電圧を、保持されてからパルス１１＋ Ｔ ＋の間
にザンプリングホールド回路４０入力とする。
サンプリングホールド回路４ではアナログスイッチＳ４
およびＳ８がオフの間前回の入力電圧を保持する。また
サンプリングホールド回路４の出力Ｄ３を入力とする分
割回路６ではＤ５を６等分し、’ｒ４Ｄｓ＋％Ｄｓ、％
Ｄｓ および％Ｄ３の４つの出力を出す。またアナログ
スイッチＳ２およびＳ６によって、第１の積分回路２お
よび第２の積分回路３の定電流積分中の出力電圧Ｄ１お
よびＤ２を加算回路５の入力とし、加算回路６の出力を
Ｄ４とする。つぎに分割回路６の４ケの出力より大きい
Ｄ４をそれぞれ判別してパルスを発生するパルス発生回
路７の出力をＴＬｔ 、Ｉ２ 、Ｔ＆ｓおよびＩ４とす
る。Ｒ＋、ＩＣ２Ｊｓ、Ｉ４．Ｃｏ および６を入力と
するワンショットマルチのアンド回路８において、それ
ぞれの入力のパルスをパルスの立上りに同期したパルス
１１Ｔ５のパルスに変換し、アンド回路８で加算するこ
とにより、出力Ｆが得られる。なおパルスＴ５はＩ３（
ＴＯＭｆｌｌ／２０ を満足する。
およびＳ８がオフの間前回の入力電圧を保持する。また
サンプリングホールド回路４の出力Ｄ３を入力とする分
割回路６ではＤ５を６等分し、’ｒ４Ｄｓ＋％Ｄｓ、％
Ｄｓ および％Ｄ３の４つの出力を出す。またアナログ
スイッチＳ２およびＳ６によって、第１の積分回路２お
よび第２の積分回路３の定電流積分中の出力電圧Ｄ１お
よびＤ２を加算回路５の入力とし、加算回路６の出力を
Ｄ４とする。つぎに分割回路６の４ケの出力より大きい
Ｄ４をそれぞれ判別してパルスを発生するパルス発生回
路７の出力をＴＬｔ 、Ｉ２ 、Ｔ＆ｓおよびＩ４とす
る。Ｒ＋、ＩＣ２Ｊｓ、Ｉ４．Ｃｏ および６を入力と
するワンショットマルチのアンド回路８において、それ
ぞれの入力のパルスをパルスの立上りに同期したパルス
１１Ｔ５のパルスに変換し、アンド回路８で加算するこ
とにより、出力Ｆが得られる。なおパルスＴ５はＩ３（
ＴＯＭｆｌｌ／２０ を満足する。
ここで二相式ロータリエンコーダの出カム０およびＢＯ
の２倍の周波数の出力ＣＯから半サイクル毎に周期を電
圧に変換し、前サイクルの周期からつぎのパルスを予測
することによって、入カム０の４ｎ倍の周波数でパルス
巾が一定なパルスを発生することができる。
の２倍の周波数の出力ＣＯから半サイクル毎に周期を電
圧に変換し、前サイクルの周期からつぎのパルスを予測
することによって、入カム０の４ｎ倍の周波数でパルス
巾が一定なパルスを発生することができる。
発明の効果
以上のように本発明によれば、二相式ロータリエンコー
ダ等の出力を人力として、入力周波数の４ｎ倍のパルス
を発生することができ、また速度制御を必要とする系に
用いると、安価なパルス数の少ないエンコーダとｖ１用
することで、高周波で一定パルス１１のパルスに変換で
きるため、積分するだけで速度信号に変換でき、パルス
周波数が高いため、応答性がよく変速［１］の広い速度
制御がロエ能になる優れた効果を奏するものである。
ダ等の出力を人力として、入力周波数の４ｎ倍のパルス
を発生することができ、また速度制御を必要とする系に
用いると、安価なパルス数の少ないエンコーダとｖ１用
することで、高周波で一定パルス１１のパルスに変換で
きるため、積分するだけで速度信号に変換でき、パルス
周波数が高いため、応答性がよく変速［１］の広い速度
制御がロエ能になる優れた効果を奏するものである。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の各部の出力波形を示すタイミング波形図である
。 １１Ｌ、１ｂ・・・・パ入力端子、２・山・・第１の積
分回路、３・・・・・・第２の積分回路、４・内・・サ
ンプリングホールド回路、６・・・・・・加算回路、６
・・・・・・分割回路、７・・・・・・パルス発生回路
、８…・・・ワンシｉツ）マルチのアンド回路、９・・
・・・・排他的論理和回路、１゜・山、・反転回路、１
１．１２，１３．１４・山・・ワンショットマルチ回路
、１５，１４５・・・・・・ナンド回路、１７・・・・
・・第１の論理回路、１８・・・・・第２の論理回路、
Ｓ＋、Ｓ２．ＳＳ、Ｓ４．Ｓｓ、Ｓ６．Ｓ７．Ｓｓ ・
・・・・・アナログスイッチ。 代理人の氏名 ヅ［埋土 中 尾 敏 リ５ ほか１名
＠ ２ 図 時開
第１図の各部の出力波形を示すタイミング波形図である
。 １１Ｌ、１ｂ・・・・パ入力端子、２・山・・第１の積
分回路、３・・・・・・第２の積分回路、４・内・・サ
ンプリングホールド回路、６・・・・・・加算回路、６
・・・・・・分割回路、７・・・・・・パルス発生回路
、８…・・・ワンシｉツ）マルチのアンド回路、９・・
・・・・排他的論理和回路、１゜・山、・反転回路、１
１．１２，１３．１４・山・・ワンショットマルチ回路
、１５，１４５・・・・・・ナンド回路、１７・・・・
・・第１の論理回路、１８・・・・・第２の論理回路、
Ｓ＋、Ｓ２．ＳＳ、Ｓ４．Ｓｓ、Ｓ６．Ｓ７．Ｓｓ ・
・・・・・アナログスイッチ。 代理人の氏名 ヅ［埋土 中 尾 敏 リ５ ほか１名
＠ ２ 図 時開
Claims (1)
- 互いに電気角９０°の位相差を有する二相のパルス波を
出力する二相式ロータリエンコーダ等の出力を入力とし
前記二相のパルス波を入力とする排他的論理和回路と、
前記排他的論理和回路の出力を反転する反転回路と、前
記排他的論理和回路の出力を人力とする第１の論理回路
と、前記排他的論理和回路の出力と前記反転回路の出力
とを入力とする第２の論理回路とを設け、前記第１．第
２の論理回路により論理処理してアナログスイッチの駆
動信号とし、前記アナログスイッチによって前記二相の
パルス波の％周期毎に定電流積分して最大値が周期に比
例する直流電圧を出力する第１゜第２の積分回路と、前
記第１．第２の積分回路の最大値の出力を前記二相のパ
ルス波のＡ周期毎に入力とするサンプリングホールド回
路と、前記サンプリングホールド回路の出力をｎ等分す
る分割回路と、前記分割回路のｎ ／ ｎを除＜（ｎ−
１）個の出力より大きい前記第１．第２の積分回路の出
力を判別するパルス発生回路と、前記パルス発生回路の
（ｎ−１）個の出力と前記排他曲論」：１１１和回路の
出力と前記反転回路の出力とを入力とするワンショット
マルチのアンド回路とを設け、前記二相式ロータリエン
コーダ等の出力から出力周波数の４ｎ倍の周波数で一定
のパルス巾のパルスを出力するパルス増ｒｌ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129756A JPS6020215A (ja) | 1983-07-15 | 1983-07-15 | パルス増巾装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129756A JPS6020215A (ja) | 1983-07-15 | 1983-07-15 | パルス増巾装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020215A true JPS6020215A (ja) | 1985-02-01 |
Family
ID=15017415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58129756A Pending JPS6020215A (ja) | 1983-07-15 | 1983-07-15 | パルス増巾装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020215A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0288844U (ja) * | 1988-12-28 | 1990-07-13 |
-
1983
- 1983-07-15 JP JP58129756A patent/JPS6020215A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0288844U (ja) * | 1988-12-28 | 1990-07-13 | ||
| JPH0515157Y2 (ja) * | 1988-12-28 | 1993-04-21 |
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