JPS60201664A - Schottky junction type field-effect transistor and manufacture thereof - Google Patents

Schottky junction type field-effect transistor and manufacture thereof

Info

Publication number
JPS60201664A
JPS60201664A JP5798984A JP5798984A JPS60201664A JP S60201664 A JPS60201664 A JP S60201664A JP 5798984 A JP5798984 A JP 5798984A JP 5798984 A JP5798984 A JP 5798984A JP S60201664 A JPS60201664 A JP S60201664A
Authority
JP
Japan
Prior art keywords
semiconductor layer
schottky junction
effect transistor
field effect
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5798984A
Other languages
Japanese (ja)
Inventor
Hiromitsu Asai
浅井 裕充
Sadao Adachi
定雄 安達
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP5798984A priority Critical patent/JPS60201664A/en
Publication of JPS60201664A publication Critical patent/JPS60201664A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

PURPOSE:To contrive improvement both in function and high frequency characteristics of the titled field-effect transistor by a method wherein a gate electrode with which a Schottky junction is formed in the first semiconductor layer is provided in a buried form, the first electrode is formed on one surface of the first semiconductor layer, and then the second electrode is formed on the other surface of the first semiconductor layer. CONSTITUTION:A semiconductor layer L4 of n type, consisting of AlxGa1-xAs (0<x<1), for example, having a relatively low specific resistance such as 10<18> atom/cm<2> or above in the density of impurities and also having the bottom of a conduction band which is higher than the semiconductor layer L1 on the side of the semiconductor layer 1, is interposed between semiconductor layers L1 and L2. As a result, the travelling time required for the electron moving across the semiconductor layer l1 is markedly shorter when compared with the case of the conventional Schottky junction type field-effect transistor, and the field-effect transistor having remarkably excellent function and high frequency characteristics can be obtained.

Description

【発明の詳細な説明】 本発明の分野 本発明は、第1の導電型または第1の導電型とは逆の第
2のIJ導電型有し且つ比較的高い比抵抗を有する半導
体層を有し、その半導体層内に、その面に沿う方向に所
要の間隔を保って配列されている複数の電極素子を有し
且つ半導体層との間でショットキ接合を形成している複
数の電極素子を有し且つ半導体層との間でショットキ接
合を形成しているゲート電極が埋設されている構成を有
するショットキ接合型電界効果トランジスタ、及びその
製法の改良に関する。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a semiconductor layer having a first conductivity type or a second IJ conductivity type opposite to the first conductivity type and having a relatively high specific resistance. In the semiconductor layer, a plurality of electrode elements are arranged at required intervals in the direction along the surface of the semiconductor layer, and a Schottky junction is formed between the electrode elements and the semiconductor layer. The present invention relates to a Schottky junction field effect transistor having a structure in which a gate electrode forming a Schottky junction with a semiconductor layer is buried, and to improvements in a manufacturing method thereof.

本発明の背景 上述した構成を有するショットキ接合型電界効果トラン
ジスタとして、従来、第1図をともなって次に述べる構
成を有するものが提案されている。
BACKGROUND OF THE INVENTION As a Schottky junction field effect transistor having the above-described structure, one having the structure described below with reference to FIG. 1 has been proposed.

すなわち、n型を有し且つ不純物8I痕でみて216 10〜10atOm/Cm3トイウヨウナ比較的高い比
抵抗を有する、例えばGaAsでなる半導体層L1を有
する。
That is, it has a semiconductor layer L1 made of, for example, GaAs, which has an n-type conductivity and has a relatively high specific resistance of 216 to 10 atOm/Cm3 when viewed from the traces of impurity 8I.

しかして、その半導体層L1内に、その面に沿う方向に
所要の間隔を保って配列されている複数の電極索子Qを
有し且つそれらの電極索子qのそれぞれと半導体層[1
との間でショットキ接合Jを形成している、例えばW、
Mo、Ptなどの金属、またはTi−W化合物、T1・
Wシリサイドなどの金属化合物でなる櫛歯状のゲート電
極Gが埋設されている。
Therefore, the semiconductor layer L1 has a plurality of electrode cables Q arranged at required intervals in the direction along the surface thereof, and each of the electrode cables q and the semiconductor layer [1
For example, W, forming a Schottky junction J with
Metals such as Mo and Pt, or Ti-W compounds, T1.
A comb-shaped gate electrode G made of a metal compound such as W silicide is buried.

また、半導体層L1の一方の面(図においては上面)上
に、半導体層L1と同じn型を有するが、不純物濃度1
81101881011170m3マタはそれ以上とい
うような比較的低い比抵抗を有する、例えばGaASで
なる半導体層12が形成され、一方、その半導体層L2
上に電極E1がオーミックに付されている。
Further, on one surface (the upper surface in the figure) of the semiconductor layer L1, the same n-type as the semiconductor layer L1 is formed, but the impurity concentration is 1.
81101881011170m3 A semiconductor layer 12 made of GaAS, for example, having a relatively low resistivity of 81101881011170m3 or more is formed, while the semiconductor layer L2
An electrode E1 is ohmically attached thereto.

さらに、半導体ffL1の他方の面(図においては下面
)上に、半導体層に1と同じn型を有するが、不純物濃
度r ミT 1018atom/cm3またはそれ以上
というような比較的低い比抵抗を有する、半導体層L2
と同様に例えばGaAsでなる半導体層L3が形成され
、一方、その半導体層「30半導体層L1側とは反対側
の面上に、電極E2がオーミックに付されている。
Further, on the other surface (lower surface in the figure) of the semiconductor ffL1, the semiconductor layer has the same n-type as 1, but has a relatively low specific resistance such as an impurity concentration rmiT of 1018 atoms/cm3 or more. , semiconductor layer L2
Similarly, a semiconductor layer L3 made of GaAs, for example, is formed, and an electrode E2 is ohmically attached to the surface of the semiconductor layer 30 opposite to the semiconductor layer L1 side.

以上が、従来提案されているショットキ接合型電界効果
トランジスタの構成である。
The above is the configuration of the conventionally proposed Schottky junction field effect transistor.

なお、このような構成を有するショットキ接合型電界効
果トランジスタは、実際上、次の方法によって製造され
ている。
Note that the Schottky junction field effect transistor having such a configuration is actually manufactured by the following method.

すなわち、図示詳IIA説明は省略するが、上述した半
導体層L3としての半導体基板上に、上述した半導体層
L1の半導体層L3側の半部になる半導体層L5(図示
せず)を形成し、次に、その半導体層L5上に、上述し
たゲート電極Gを、半導体層L5との間で上述したショ
ットキ接合Jを構成するショットキ接合j1を形成する
ように形成し、次に、半導体層し5上に、半導体層L1
の半導体層L3側とは反対側の半部になる半導体層[6
(図示せず)を、ゲート電極G@埋設し且つゲート電極
Gとの間でショットキ接合Jを構成するショットキ接合
j2を形成するように形成して、上述した半導体層L1
を形成し、半導体層L1上に、上述した半導体層L2を
形成し、次に、半導体層L2上、及び半導体層L3の半
導体層L1側とは反対側の面上に、それぞれ、電極E1
、及びE2を形成することによって、第1図で上述した
従来のショットキ接合型電界効果トランジスタを製造す
る。
That is, although detailed illustrations and detailed explanations are omitted, a semiconductor layer L5 (not shown), which is a half of the semiconductor layer L1 on the semiconductor layer L3 side, is formed on the semiconductor substrate as the semiconductor layer L3, and Next, the above-mentioned gate electrode G is formed on the semiconductor layer L5 so as to form a Schottky junction j1 that constitutes the above-mentioned Schottky junction J with the semiconductor layer L5, and then the semiconductor layer 5 On top, a semiconductor layer L1
The semiconductor layer [6
(not shown) is buried in the gate electrode G and forms a Schottky junction j2 forming a Schottky junction J between the gate electrode G and the semiconductor layer L1 described above.
The above-mentioned semiconductor layer L2 is formed on the semiconductor layer L1, and then an electrode E1 is formed on the semiconductor layer L2 and on the surface of the semiconductor layer L3 opposite to the semiconductor layer L1 side.
, and E2, the conventional Schottky junction field effect transistor described above in FIG. 1 is manufactured.

第1図で上述した従来のショットキ接合型電界効果トラ
ンジスタの構成によれば、電極E1及びE2間に、電極
E2側を正とする直流電源を接続すれば、電極E2がド
レイン電極、半導体層L3が電極併用半導体層、半導体
層L1が活性層、半導体層L2が電極併用半導体層、電
極E1がソース電極として作用して、半導体層L1のゲ
ート電極Gの相隣る電極素子0間の領域に、電極E2側
から、半導体層し3、半導体層L1のゲート電極Gの相
隣る電極素子9間の領域、半導体層L2をそれらの順に
通って、電極E1側に向う電流が流れる。
According to the configuration of the conventional Schottky junction field effect transistor described above in FIG. is a semiconductor layer serving as an electrode, the semiconductor layer L1 is an active layer, the semiconductor layer L2 is a semiconductor layer serving as an electrode, and the electrode E1 acts as a source electrode, forming a region between adjacent electrode elements 0 of the gate electrode G of the semiconductor layer L1. , a current flows from the electrode E2 side toward the electrode E1 side through the semiconductor layer 3, the region between adjacent electrode elements 9 of the gate electrode G of the semiconductor layer L1, and the semiconductor layer L2 in these order.

また、電極E1及びE2間に、電極E1側を正とする直
流電源を接続すれば、電極E1がドレイン電極、半導体
層L3が電極併用半導体層、半導体層L1が活性層、半
導体層L2が電極併用半導体層、電極E2がソース電極
として作用して、半導体層L1のゲート電極Gの相隣る
電極素子9間の領域に、電極E1側から、半導体層L2
、半導体層L1のゲート電極Gの相隣る電極素子0間の
領域、半導体層L3をそれらの順に通って、電極E2側
に向う電流が流れる。
In addition, if a DC power source with the electrode E1 side positive is connected between the electrodes E1 and E2, the electrode E1 is the drain electrode, the semiconductor layer L3 is a semiconductor layer that also serves as an electrode, the semiconductor layer L1 is an active layer, and the semiconductor layer L2 is an electrode. The combined semiconductor layer, the electrode E2, acts as a source electrode, and the semiconductor layer L2 is applied from the electrode E1 side to the region between the adjacent electrode elements 9 of the gate electrode G of the semiconductor layer L1.
, the region between adjacent electrode elements 0 of the gate electrode G of the semiconductor layer L1, and the semiconductor layer L3 in order, and a current flows toward the electrode E2 side.

さらに、電極E1またはE2とゲート電極Gとの間に制
御電圧を印加すれば、その制御電圧が半導体層L2及び
Llまたは半導体層L3及びLlを介して、半導体層L
1とゲート電&Gの電極素子qとの間に形成されている
ショットキ接合Jにそれを横切って印加されるので、半
導体層L1のゲート電極Gの相隣る電極素子9間の領域
に、半導体層L1とゲート電極Gの相隣る電極素子qと
の間に形成されているショットキ接合Jから拡がる空乏
層が、制御電圧の極性及び値に応じた拡がり(半導体層
L1のゲート電極Gの相隣る電極素子9間の領域の全域
に亘る拡がりの場合も含む)で、拡がる。
Furthermore, if a control voltage is applied between the electrode E1 or E2 and the gate electrode G, the control voltage is applied to the semiconductor layer L via the semiconductor layers L2 and Ll or the semiconductor layers L3 and Ll.
Since the voltage is applied across the Schottky junction J formed between the gate electrode G and the electrode element q of the semiconductor layer L1, the semiconductor The depletion layer expanding from the Schottky junction J formed between the layer L1 and the adjacent electrode element q of the gate electrode G expands depending on the polarity and value of the control voltage (the phase of the gate electrode G of the semiconductor layer L1). (including the case where it spreads over the entire area between adjacent electrode elements 9).

従って、第1図に示す従来のショットキ接合型電界効果
トランジスタによれば、電極E1及びE2間に、直流電
源を介して負荷を接続し、そして、電極E1またはE2
とゲート電極Gとの間に制御電圧を印加すれば、その制
御電圧の極性及び値に応じて制御された電流(値が零の
場合も含む)を負荷に供給することができる、という電
界効果トランジスタとしての機能が得られる。
Therefore, according to the conventional Schottky junction field effect transistor shown in FIG. 1, a load is connected between electrodes E1 and E2 via a DC power supply, and
By applying a control voltage between the control voltage and the gate electrode G, a current controlled according to the polarity and value of the control voltage (including when the value is zero) can be supplied to the load. Function as a transistor can be obtained.

しかしながら、第1図に示す従来のショットキ接合型電
界効果トランジスタの揚台、電界効果トランジスタとの
機能が、良好な高周波特性を有するものとして得られる
のに一定の限度を有していた。
However, the conventional Schottky junction field effect transistor shown in FIG. 1 has a certain limit in its ability to function as a field effect transistor with good high frequency characteristics.

その理由は、次のとおりである。The reason is as follows.

すなわち、第1図に示す従来のショットキ接合型電界効
果トランジスタの場合、その高周波特性の良さく性能指
数flIlax)は、その遮断周波数f□に比例し、一
方、その遮断周波数f0は、上述したように半導体層L
1を通って電流が流れるときに半導体層L1を横切って
走行する電子が半導体層L1を横切って走行する時間を
τとするとき、 fT=1/2πτ で表わされる。従って、半導体層L1を横切って走行す
る電子が半導体層L1を横切って走行する時間が短けれ
ば短い程、高周波特性が良いものである。
That is, in the case of the conventional Schottky junction field effect transistor shown in FIG. 1, its high frequency characteristic figure of merit (flIlax) is proportional to its cutoff frequency f semiconductor layer L
When the time taken for electrons to travel across the semiconductor layer L1 when a current flows through the semiconductor layer L1 is τ, it is expressed as fT=1/2πτ. Therefore, the shorter the time for electrons traveling across the semiconductor layer L1 to travel across the semiconductor layer L1, the better the high frequency characteristics are.

しかしながら、第1図に示す従来のショットキ接合型電
界効果トランジスタの場合、上述したように半導体層L
1に流れるN流が、電極E2側から電極E1側に向う電
流である場合、半導体層L1を半導体層L2側から半導
体層L3側に横切って走行する電子は、電極E1及びE
2間に印加されている直流電源の電圧によって、半導体
層L1内に生じている電界によって、半導体H[2側か
ら半導体層L3側に向って加速されているが、半導体層
L1には、その電極E2側に、低い比抵抗を有する半導
体層L2が連接しているだけであるので、半導体層L1
を横切って走行する電子は、初速度が零である状態から
、加速されるだけであり、従って、この場合、半導体層
L1を横切って走行する電子が半導体層L1を横切って
走行するのに、比較的長い時間がかかつていたからであ
る。
However, in the case of the conventional Schottky junction field effect transistor shown in FIG.
If the N current flowing through the electrode E1 is a current flowing from the electrode E2 side to the electrode E1 side, the electrons traveling across the semiconductor layer L1 from the semiconductor layer L2 side to the semiconductor layer L3 side will flow through the electrodes E1 and E1.
The semiconductor H[2 is accelerated from the side toward the semiconductor layer L3 side by the electric field generated in the semiconductor layer L1 due to the voltage of the DC power supply applied between the semiconductor layer L1. Since only the semiconductor layer L2 having a low specific resistance is connected to the electrode E2 side, the semiconductor layer L1
The electrons traveling across the semiconductor layer L1 are only accelerated from a state where their initial velocity is zero. Therefore, in this case, when the electrons traveling across the semiconductor layer L1 travel across the semiconductor layer L1, This is because it took a relatively long time.

また、上述したように半導体層L1に流れる電流が、電
極E1側から電極E2側に向う電流である場合、半導体
層L1を半導体層L3側から半導体層L2側に横切って
走行する電子は、電極E1及びE2間に印加されている
直流電源の電圧によって半導体層L1内に生じている電
界によって、半導体層L3側から半導体層[2側に向っ
て加速されているが、半導体HLIには、その電極E1
側に、低い比抵抗を有する半導体層L2が連接している
だけであるので、半導体1iEtL1を横切って走行す
る電子は、上述したと同様に、初速度が零である状態か
ら、加速されるだけであり、従って、この場合も、半導
体層L1を横切って走行する電子が半導体層L1を横切
って走行するのに、比較的長い時間がかかっているから
である。
Further, as described above, when the current flowing through the semiconductor layer L1 is a current flowing from the electrode E1 side to the electrode E2 side, the electrons traveling across the semiconductor layer L1 from the semiconductor layer L3 side to the semiconductor layer L2 side are Due to the electric field generated in the semiconductor layer L1 by the voltage of the DC power supply applied between E1 and E2, the acceleration is accelerated from the semiconductor layer L3 side toward the semiconductor layer [2 side. Electrode E1
Since the semiconductor layer L2 having a low resistivity is only connected to the side, the electrons traveling across the semiconductor 1iEtL1 are only accelerated from the initial velocity of zero, as described above. Therefore, in this case as well, it takes a relatively long time for the electrons traveling across the semiconductor layer L1 to travel across the semiconductor layer L1.

本発明の目的 よって、本発明は、電界効果トランジスタとしての機能
が、第1図で上述し、た従来のショットキ接合型電界効
果トランジスタに比し、格段的に良好な、高周波特性を
有するものとして得られる新規なショットキ接合型電界
効果トランジスタ、及びその製法を提案せんとするもの
である。
According to the object of the present invention, the present invention has a function as a field effect transistor having significantly better high frequency characteristics than the conventional Schottky junction field effect transistor described above in FIG. This paper aims to propose a novel Schottky junction field effect transistor and its manufacturing method.

本発明の開示 本発明によるショットキ接合型電界効果トランジスタに
よれば、第1図で上述した従来のショットキ接合型電界
効果トランジスタの場合と同様に、第1の導電型または
第1の導電型とは逆の第2の導電型を有し且つ比較的高
い比抵抗を有する第1の半導体層を有し、そのMlの半
導体層内に、その面方向に沿う方向に所要の間隔を保っ
て配列されている複数の電極素子を有し且つ第1の半導
体層との間でショットキ接合を形成しているゲート電極
が埋設され、゛また、第1の半導体層の一方の面上に、
第1の半導体層と同じ導電型を有し且つ比較的低い比抵
抗を有する第2の半導体層を介してまたは介することな
しに第1の電極が形成され、さらに、上記第1の半導体
層の他方の面上に、上記第1の半導体層と同じ導電型を
有し且つ比較的低い比抵抗を有する第3の半導体層を介
してまたは介することなしに第2の電極が形成されてい
る構成を有する。
DISCLOSURE OF THE INVENTION According to the Schottky junction field effect transistor according to the present invention, as in the case of the conventional Schottky junction field effect transistor described above in FIG. A first semiconductor layer having an opposite second conductivity type and a relatively high specific resistance, and arranged within the Ml semiconductor layer at a required interval in a direction along the surface direction of the Ml semiconductor layer. A gate electrode having a plurality of electrode elements forming a Schottky junction with the first semiconductor layer is embedded;
A first electrode is formed with or without a second semiconductor layer having the same conductivity type as the first semiconductor layer and a relatively low resistivity; A configuration in which a second electrode is formed on the other surface with or without a third semiconductor layer having the same conductivity type as the first semiconductor layer and having a relatively low specific resistance. has.

しかしながら、本発明によるショットキ接合型電界効果
トランジスタは、第1の半導体層と第2の半導体層また
は第1の電極との間、または第1の半導体層と第3の半
導体層または第2の電極との間に、第1の半導体層と同
じ導電型を有し且つ比較的低い比抵抗を有するとともに
、第1の半導体層が第1の導電型を有しているか第2の
導電型を有しているかに応じて、第1の半導体層側にお
いて、第1の半導体層に比し高い伝導帯の底を有してい
るかまたは第1の半導体層に比し低い価電子帯の頂を有
している第4の半導体層が介挿されている、という構成
を有する。
However, in the Schottky junction field effect transistor according to the present invention, there is a gap between the first semiconductor layer and the second semiconductor layer or the first electrode, or between the first semiconductor layer and the third semiconductor layer or the second electrode. has the same conductivity type as the first semiconductor layer and a relatively low resistivity, and the first semiconductor layer has the first conductivity type or the second conductivity type. Depending on whether the first semiconductor layer side has a higher conduction band bottom than the first semiconductor layer or a lower valence band top than the first semiconductor layer side. A fourth semiconductor layer is inserted therein.

このような本発明によるショットキ接合型電界効果トラ
ンジスタによれば、第1図で上述した従来のショットキ
接合型電界効果トランジスタの場合と同様に、Ml及び
第2の電極間に、直流電源を介して負荷を接続し、そし
て、第1または第2の電極とゲート電極との間に制御電
圧を印加すれば、その制御ll電圧の極性及び値に応じ
て制御された電流(値が零の場合も含む)を負荷に供給
することができる、という電界効果トランジスタとして
の機能が得られる。
According to the Schottky junction field effect transistor according to the present invention, as in the case of the conventional Schottky junction field effect transistor described above in FIG. If a load is connected and a control voltage is applied between the first or second electrode and the gate electrode, a controlled current (even if the value is zero) is generated according to the polarity and value of the control voltage. ) can be supplied to the load as a field effect transistor.

また、第1図で上述した従来のショットキ接合型電界効
果トランジスタの場合と同様に、第1の半導体層にそれ
を横切って電流が流れるとき、第1の半導体層を横切っ
て走行する電子が、第1図で上述した従来のショットキ
接合型電界効果トランジスタの場合と同様に、第1及び
第2の電極間に印加されている直流電源の電圧によって
第1の半導体層内に生じている電界によって、加速され
る。
Also, as in the case of the conventional Schottky junction field effect transistor described above in FIG. 1, when a current flows across the first semiconductor layer, electrons traveling across the first semiconductor layer As in the case of the conventional Schottky junction field effect transistor described above in FIG. , is accelerated.

しかしながら、本発明によるショットキ接合型電界効果
トランジスタの場合、第1の半導体層と第2の半導体層
または第1の電極との間、または第1の半導体層と第3
の半導体層または第2の電極との間に、第1の半導体層
と同じ導電型を有し且つ比較的低い比抵抗を有するとと
もに、第1の半導体層が第1の導電型を有しているか第
2の1m型を有しているかに応じて、第1の半導体層側
において、第1の半導体層に比し高い伝導帯の底を有し
ているかまたは第1の半導体層に比し低い価電子帯の頂
を有している第4の半導体層が介挿されているので、第
4の半導体層から、電子、または正孔が、第4の半導体
層の第1の半導体層側と第1の半導体層との間の伝導帯
の底、または価電子帯の頂の差に応じたエネルギを以て
、第1の半導体層に入り、そして、第1の半導体層内で
加速される。
However, in the case of the Schottky junction field effect transistor according to the present invention, between the first semiconductor layer and the second semiconductor layer or the first electrode, or between the first semiconductor layer and the third
or the second electrode, the first semiconductor layer has the same conductivity type as the first semiconductor layer and has a relatively low specific resistance, and the first semiconductor layer has the first conductivity type. Depending on whether the first semiconductor layer side has a higher conduction band bottom than that of the first semiconductor layer or has a higher conduction band bottom than that of the first semiconductor layer, Since the fourth semiconductor layer having a low valence band peak is inserted, electrons or holes from the fourth semiconductor layer are transferred to the first semiconductor layer side of the fourth semiconductor layer. The electron beam enters the first semiconductor layer with energy depending on the difference between the bottom of the conduction band or the top of the valence band between the electron beam and the first semiconductor layer, and is accelerated within the first semiconductor layer.

このため、第1の半導体層を横切って走行する電子、ま
たは正孔が第1の半導体層を横切って走行する時間が、
第1図で上述した従来のショットキ接合型電界効果トラ
ンジスタの場合に比し、格段的に短いので、電界効果ト
ランジスタとしての機能が、第1図で上述した従来のシ
ョットキ接合型電界効果トランジスタの場合に比し、格
段的に良好な、高周波特性を有するものとして得られる
、という特徴を有する。
Therefore, the time taken for electrons or holes to travel across the first semiconductor layer is
Since it is much shorter than the conventional Schottky junction field effect transistor described above in FIG. 1, the function as a field effect transistor is It has the characteristic that it can be obtained as having significantly better high frequency characteristics compared to the conventional method.

また、本発明によるショットキ接合型電界効果トランジ
スタの第1の製法によれば、第1の導電型または第1の
導電型とは逆の第2の導電型を有し且つ比較的高い比抵
抗を有する第5の半導体層上に、その面方向に沿う方向
に所要の間隔を保って配列されている複数の電極素子を
有し且つ第5の半導体層との間で第1のショットキ接合
を形成しているゲート電極を形成する工程と、第5の半
導体層上に、それと同じ導電型を有し且つ比較的高い比
抵抗を有しているとともに、ゲート電極を埋設して当該
ゲート電極との間で第2のショットキ接合を形成してい
る第6の半導体層を形成して、ゲート電極を埋設し且つ
ゲート電極との間で第1及び第2のショットキ接合から
なるショットキ接合を形成している第5及び第6の半導
体層からなる第1の半導体層を形成する工程と、第1の
半導体層上に、それと同じ導電型を有し且つ比較的低い
比抵抗を有するとともに、第1の半導体層が第1の導電
型を有しているか第2の導電型を有しているかに応じて
、第1の半導体層側において、第1の半導体層に比し高
い伝導帯の底を有しているかまたは第1の半導体層に比
し低い価電子帯の頂を有している第4の半導体層を形成
する工程とを含んでいる。
Further, according to the first manufacturing method of the Schottky junction field effect transistor according to the present invention, the Schottky junction field effect transistor has a first conductivity type or a second conductivity type opposite to the first conductivity type, and has a relatively high specific resistance. A first Schottky junction is formed between the fifth semiconductor layer and the fifth semiconductor layer, and a plurality of electrode elements arranged at required intervals in the direction along the surface of the fifth semiconductor layer. A process of forming a gate electrode having the same conductivity type as the fifth semiconductor layer and a relatively high specific resistance, and embedding the gate electrode to form a bond with the gate electrode. forming a sixth semiconductor layer forming a second Schottky junction therebetween, embedding the gate electrode, and forming a Schottky junction consisting of the first and second Schottky junctions between the gate electrode; a step of forming a first semiconductor layer consisting of a fifth and a sixth semiconductor layer having the same conductivity type and a relatively low resistivity on the first semiconductor layer; Depending on whether the semiconductor layer has the first conductivity type or the second conductivity type, the first semiconductor layer side has a conduction band bottom higher than that of the first semiconductor layer. and forming a fourth semiconductor layer having a lower valence band peak than the first semiconductor layer.

また、本発明によるショットキ接合型電界効果トランジ
スタの第2の製法によれば、第1の導電型または第1の
導電型とは逆の第2の導電型を有し且つ比較的低い比抵
抗を有する第3の半導体層上に、それと同じ導電型を有
し且つ比較的低い比抵抗を有する第4の半導体層を形成
する工程と、第4の半導体層上に、それと同じ導電型を
有し且つ比較的高い比抵抗を有するとともに、第4の半
導体層が第1の導電型を有しているか第2の導電型を有
しているかに応じて、第4の半導体層の第3の半導体層
側とは反対側に比し低い伝導帯の底を有しているかまた
は第4の半導体層の第3の半導体層側とは反対側に比し
高い価電子帯の頂を有している第5の半導体層を形成す
る工程と、第5の半導体層上に、その面に沿う方向に所
要の間隔を保って配列されている複数の電極素子を有し
且つ第5の半導体層との間で第1のショットキ接合を形
成しているゲート電極を形成する工程と、第5の半導体
層上に、それと同じ導電型を有し且つ比較的高い比抵抗
を有するとともに、ゲート電極を埋設して当該ゲート電
極との間で第2のショットキ接合を形成している第6の
半導体層を形成して、ゲート電極を埋設し且つゲート電
極との間で第1及び第2のショットキ接合からなるショ
ットキ接合を形成している第5及び第6の半導体層から
なる第1の半導体層を形成する工程とを含んでいる。
Further, according to the second manufacturing method of the Schottky junction field effect transistor according to the present invention, the Schottky junction field effect transistor has a first conductivity type or a second conductivity type opposite to the first conductivity type, and has a relatively low specific resistance. forming a fourth semiconductor layer having the same conductivity type and relatively low resistivity on the third semiconductor layer having the same conductivity type; In addition, the third semiconductor of the fourth semiconductor layer has a relatively high specific resistance, and depending on whether the fourth semiconductor layer has the first conductivity type or the second conductivity type. The layer side has a lower conduction band bottom than the side opposite to the third semiconductor layer side, or the third semiconductor layer side of the fourth semiconductor layer has a higher valence band top than the side opposite to the third semiconductor layer side. a step of forming a fifth semiconductor layer; a step of forming a fifth semiconductor layer; a step of forming a gate electrode forming a first Schottky junction therebetween; and burying the gate electrode on a fifth semiconductor layer having the same conductivity type and relatively high resistivity. a sixth semiconductor layer forming a second Schottky junction with the gate electrode, burying the gate electrode and forming a first and second Schottky junction between the gate electrode; and forming a first semiconductor layer including fifth and sixth semiconductor layers forming a Schottky junction.

このような本発明によるショットキ接合型電界効果トラ
ンジスタの第1及び第2の製法によれば、上述した特徴
ある本発明によるショットキ接合型電界効果トランジス
タを、容易に製造することができる。。
According to the first and second manufacturing methods of the Schottky junction field effect transistor according to the present invention, the Schottky junction field effect transistor according to the present invention having the characteristics described above can be easily manufactured. .

まず、本発明によるショットキ接合型電界効果トランジ
スタの好適な実施例を述べよう。
First, a preferred embodiment of the Schottky junction field effect transistor according to the present invention will be described.

実施例1−1 第2図は、本発明によるショットキ接合型電界効果トラ
ンジスタの第1の実施例を示す。
Example 1-1 FIG. 2 shows a first example of a Schottky junction field effect transistor according to the present invention.

第2図において、第1図との対応部分には同一符号をイ
リして詳細説明を省略する。
In FIG. 2, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.

第2図に示す本発明によるショットキ接合型電界効果ト
ランジスタの第1の実施例は、第1図で上述した従来の
ショットキ接合型電界効果トランジスタの構成において
、その半導体層L1及び12間に、n型を有し且つ不純
物濃度で8 みて10 atom/cm3またはそれ以上というよう
な比較的低い比抵抗を有するとともに、第3図に示すよ
うに、半導体層L1側において半導体層L1に比し高い
伝導帯の底を有している例えばA IX Ga1−x 
As (0<、x≦1)でなる半導体層L4が介挿され
ていることを除いて、第1図で上述した従来のショット
キ接合型電界効果トランジスタと同様の構成を有する。
A first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. 2 has the structure of the conventional Schottky junction field effect transistor described above in FIG. It has a relatively low specific resistance of 8 to 10 atoms/cm3 or more in terms of impurity concentration, and as shown in FIG. For example, A IX Ga1-x with a band bottom
It has the same structure as the conventional Schottky junction field effect transistor described above in FIG. 1, except that a semiconductor layer L4 made of As (0<, x≦1) is interposed.

なお、この場合、半導体層L4の半導体層L1側と、半
導体層L1の半導体層L4側との間の伝導帯の底でみた
差ΔECは、第4図に示すように、A 1xGa1−x
 AsのXの値に応じた値をとるものである。
In this case, the difference ΔEC seen at the bottom of the conduction band between the semiconductor layer L1 side of the semiconductor layer L4 and the semiconductor layer L4 side of the semiconductor layer L1 is A 1xGa1-x as shown in FIG.
It takes a value depending on the value of X of As.

以上が、本発明によるショットキ接合型電界効果トラン
ジスタの第1の実施例の構成である。
The above is the configuration of the first embodiment of the Schottky junction field effect transistor according to the present invention.

このような構成によれば、それが上述した事項を除いて
、第1図で上述した従来のショットキ接合型電界効果ト
ランジスタと同様の構成を有するので、詳細説明は省略
するが、第1図で上述した従来のショットキ接合型電界
効果トランジスタの場合と同様に、電極E1及び12間
に、直流電源を介して負荷を接続し、そして、 ゛電極
E1またはE2とゲート電極Gとの間に制御電圧を印加
すれば、その制御電圧の極性及び値に応じて制御された
電流を負荷に供給することができる。
According to this configuration, except for the matters mentioned above, it has the same configuration as the conventional Schottky junction field effect transistor described above in FIG. As in the case of the conventional Schottky junction field effect transistor described above, a load is connected between the electrodes E1 and 12 via a DC power supply, and a control voltage is applied between the electrode E1 or E2 and the gate electrode G. By applying , it is possible to supply a current controlled according to the polarity and value of the control voltage to the load.

また、第2図に示す本発明によるショットキ接合型電界
効果トランジスタによれば、第1図で上述した従来のシ
ョットキ接合型電界効果トランジスタの場合と同様に、
半導体層L1にそれを横切って電流が流れるとき、半導
体層L1を横切って走行する電子が、電極E1及び12
間に印加される直流電源の電圧によって半導体層L1内
に生じている電界によって、加速される。
Further, according to the Schottky junction field effect transistor according to the present invention shown in FIG. 2, as in the case of the conventional Schottky junction field effect transistor described above in FIG.
When a current flows across the semiconductor layer L1, electrons traveling across the semiconductor layer L1 are transferred to the electrodes E1 and 12.
Acceleration is caused by an electric field generated within the semiconductor layer L1 by the voltage of the DC power supply applied between them.

しかしながら、第2図に示す本発明によるショットキ接
合型電界効果トランジスタの場合、半導体層L1と半導
体層L2どの間に、半導体層L1側において、半導体層
L1に比し高い伝導帯の底を有している半導体層L4が
介挿され、このため、半導体層L4から、電子が、半導
体層[4の半導体層L1側と半導体層L1との間にの伝
導帯の底の差に応じた■ネルギを以て、半導体層L1に
入り、そして半導体層L1内で加速される。
However, in the case of the Schottky junction field effect transistor according to the present invention shown in FIG. 2, between the semiconductor layer L1 and the semiconductor layer L2, the conduction band bottom on the semiconductor layer L1 side is higher than that of the semiconductor layer L1. Therefore, electrons are transferred from the semiconductor layer L4 to an energy level corresponding to the difference in the bottom of the conduction band between the semiconductor layer L1 side of the semiconductor layer [4] and the semiconductor layer L1. With this, it enters the semiconductor layer L1 and is accelerated within the semiconductor layer L1.

このため、半導体JBL1を横切って走行づる電子が、
第1図で上述した従来のショットキ接合型電界効果トラ
ンジスタの場合に比し格段的に短い時間を有するので、
電界効果トランジスタとしての機能が、第1図で上述し
た従来のショットキ接合型電界効果トランジスタの場合
に比し格段的に良好な、高周波特性を有するものとして
得られる、という特徴を有する。
Therefore, the electrons traveling across the semiconductor JBL1 are
Since it has a much shorter time than the conventional Schottky junction field effect transistor described above in FIG.
It is characterized in that it can function as a field effect transistor with much better high frequency characteristics than the conventional Schottky junction field effect transistor described above in FIG.

実施例1−2 次に、本発明によるショットキ接合型電界効果トランジ
スタの第2の実施例を述べよう。
Example 1-2 Next, a second example of the Schottky junction field effect transistor according to the present invention will be described.

本発明によるショットキ接合型電界効果トランジスタの
第2の実施例は、図示詳細説明は省略するが、第2図に
示す本発明によるショットキ接合型電界効果トランジス
タの第1の実施例の構成において、その半導体層[1、
L2、L3及びL4がn型であるに代え、p型であり、
これに応じて半導体層[4が、第3図に示すように、半
導体層L1側において、半導体層L1側に比し低い価電
子帯の頂を有している(それらの差がΔF、で表されて
いる)ことを除いて、第2図に示す本発明による第1の
実施例の場合と同様の構成を有する。
The second embodiment of the Schottky junction field effect transistor according to the present invention has the structure of the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. Semiconductor layer [1,
L2, L3 and L4 are p-type instead of n-type,
Accordingly, as shown in FIG. 3, the semiconductor layer [4 has a lower valence band peak on the semiconductor layer L1 side than on the semiconductor layer L1 side (the difference between them is ΔF). The configuration is similar to that of the first embodiment according to the invention shown in FIG. 2, except as shown in FIG.

以上が、本発明によるショットキ接合型電界効果トラン
ジスタの第2の実施例の構成である。
The above is the configuration of the second embodiment of the Schottky junction field effect transistor according to the present invention.

このような構成を有するショットキ接合型電界効果トラ
ンジスタによれば、それが、上述した事項を除いて、第
2図に示す本発明によるショットキ接合型電界効果トラ
ンジスタの第1の実施例の場合と同様の構成を有するの
で、詳細説明は省略するが、第2図に示す本発明による
ショットキ接合型電界効果トランジスタの第1の実施例
の説明において、その、「伝導帯の底」を「価電子帯の
底」と読み代え、また、「はそLlに比し高い伝導帯の
底を有している」を「半導体層L1に比し低い価電子帯
を有している」と読み代え、さらに、「電子」を「正孔
」と読み代えた動作が得られて、第1の実施例の場合と
同様の優れた効果が得られるという特徴を有する。
According to the Schottky junction field effect transistor having such a configuration, it is the same as the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. 2, except for the matters mentioned above. Although a detailed explanation will be omitted, in the description of the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. ``The bottom of the conduction band is higher than that of the semiconductor layer Ll'' and ``has a lower valence band than the semiconductor layer L1'', and further , an operation in which "electrons" are replaced with "holes" is obtained, and the same excellent effects as in the case of the first embodiment can be obtained.

寡m二2 次に、本発明によるショットキ接合型電界効果トランジ
スタの第3の実施例を述べよう。
Next, a third embodiment of the Schottky junction field effect transistor according to the present invention will be described.

本発明によるショットキ接合型電界効果トランジスタの
第2の実施例は、図示詳細説明は省略するが、第2図に
示す本発明によるショットキ接合型電界効果トランジス
タの第1の実施例の構成において、その半導体層L2が
省略されていることを除いて、第2図に示す本発明によ
る第1の実施例の場合と同様の構成を有する。
The second embodiment of the Schottky junction field effect transistor according to the present invention has the structure of the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. The structure is similar to that of the first embodiment of the present invention shown in FIG. 2, except that the semiconductor layer L2 is omitted.

以上が、本発明によるショットキ接合型電界効果トラン
ジスタの第2の実施例の構成である。
The above is the configuration of the second embodiment of the Schottky junction field effect transistor according to the present invention.

このような構成を有するショットキ接合型電界効果トラ
ンジスタによれば、それが、上述した事項を除いて、第
2図に示す本発明によるショットキ接合型電界効果トラ
ンジスタの第1の実施例の場合と同様の構成を有するの
で、詳細説明は省略するが、第2図に示す本発明による
ショットキ接合型電界効果トラン、ジスタの第1の実施
例の場合と同様の作用効果が得られる、という特徴を有
する。
According to the Schottky junction field effect transistor having such a configuration, it is the same as the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. 2, except for the matters mentioned above. Although a detailed explanation will be omitted, it is characterized in that the same effects as in the first embodiment of the Schottky junction field effect transformer and transistor according to the present invention shown in FIG. 2 can be obtained. .

実施例1−4 次に、本発明によるショットキ接合型電界効果トランジ
スタの第2の実施例を述べよう。
Example 1-4 Next, a second example of the Schottky junction field effect transistor according to the present invention will be described.

本発明によるショットキ接合型電界効果トランジスタの
第2の実施例は、図示詳細説明は省略するが、第2図に
示す本発明によるショットキ接合型電界効果トランジス
タの第1の実施例の構成において、その半導体層[4が
、半導体層L1及びL2間に介挿されているのに代え、
半導体層L1及び13間に介挿されていることを除いて
、第2図に示す本発明による第1の実施例の場合と同様
の構成を有する。
The second embodiment of the Schottky junction field effect transistor according to the present invention has the structure of the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. Instead of the semiconductor layer [4 being interposed between the semiconductor layers L1 and L2,
The structure is similar to that of the first embodiment according to the present invention shown in FIG. 2, except that it is interposed between the semiconductor layers L1 and 13.

以上が、本発明によるショットキ接合型電界効果トラン
ジスタの第2の実施例の構成である。
The above is the configuration of the second embodiment of the Schottky junction field effect transistor according to the present invention.

このような構成を有するショットキ接合型電界効果トラ
ンジスタによれば、それが、上述した事項を除いて、第
2図に示す本発明によるショットキ接合型電界効果トラ
ンジスタの第1の実施例の場合と同様の構成を有するの
で、詳細説明は省略するが、ショットキ接合型電界効果
トランジスタの第1の実施例の場合と同様の作用効果が
得られる、という特徴を有する。
According to the Schottky junction field effect transistor having such a configuration, it is the same as the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. 2, except for the matters mentioned above. Although a detailed explanation will be omitted, this embodiment has the feature that the same operation and effect as the first embodiment of the Schottky junction field effect transistor can be obtained.

ショットキ接合型電界効果トランジスタの第1の実施例
の説明において、その「たでの底」を「価電子帯の底」
と読み代え、また、「はそLlに比し高い伝導帯の底を
有している」を[半導体層L1に比し低い価電子帯を有
している]と読み代え、さらに、「電子Jを「正孔」と
読み代えた作用効果が得られる、という特徴を有する。
In the description of the first embodiment of the Schottky junction field effect transistor, the "bottom of the arm" is referred to as the "bottom of the valence band".
In addition, "Has a higher conduction band bottom than the semiconductor layer Ll" is read as "Has a lower valence band than the semiconductor layer L1", and further, "The bottom of the conduction band is higher than the semiconductor layer L1" and It has the characteristic that the effect obtained by replacing J with "hole" can be obtained.

実施例1−2 次に、本発明によるショットキ接合型電界効果トランジ
スタの第2の実施例を述べよう。
Example 1-2 Next, a second example of the Schottky junction field effect transistor according to the present invention will be described.

本発明によるショットキ接合型電界効果トランジスタの
第2の実施例は、図示詳細説明は省略するが、第2図に
示す本発明によるショットキ接合型電界効果トランジス
タの第1の実施例の構成において、その半導体層Ll、
N2、L3及びL4がn型であるに代え、p型であり、
これに応じて半導体層L4が、第3図に示すように、半
導体層L1側において、半導体層L1側に比し低い価電
子帯の頂を有していることを除いて、第2図に示す本発
明による第1の実施例の場合と同様の構成を有する。
The second embodiment of the Schottky junction field effect transistor according to the present invention has the structure of the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. semiconductor layer Ll,
N2, L3 and L4 are p-type instead of n-type,
Accordingly, as shown in FIG. 3, the semiconductor layer L4 has a lower valence band peak on the semiconductor layer L1 side than on the semiconductor layer L1 side, as shown in FIG. The configuration is similar to that of the first embodiment according to the present invention shown in FIG.

以上が、本発明によるショットキ接合型電界効果トラン
ジスタの第2の実施例の構成である。
The above is the configuration of the second embodiment of the Schottky junction field effect transistor according to the present invention.

このような構成を有するショットキ接合型電界効果トラ
ンジスタによれば、それが、上述した事項を除いて、第
2−に示す本発明によるショットキ接合型電界効果トラ
ンジスタの第1の実施例の場合と同様の構成を有するの
で、詳細説明は省略するが、第2図に示す本発明による
ショットキ接合型電界効果トランジスタの第1の実施例
の説明において、その「たでの底」を「価電子帯の底」
ど読み代え、また、「はそLlに比し高い伝導帯の底を
有している」を「半導体層L1に比し低い価電子帯を有
している」と読み代え、さらに、「電子」を「正孔」と
読み代えた作用効果が得られる、という特徴を有する。
According to the Schottky junction field effect transistor having such a configuration, it is the same as the first embodiment of the Schottky junction field effect transistor according to the present invention shown in Section 2-, except for the matters mentioned above. Although a detailed explanation will be omitted, in the explanation of the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. bottom"
In addition, "has a higher conduction band bottom than the semiconductor layer Ll" has been replaced with "has a lower valence band than the semiconductor layer L1", and further, "has a lower conduction band bottom than the semiconductor layer L1", It is characterized by the effect that can be obtained by reading ``hole'' instead of ``hole''.

次に、本発明によるショットキ接合型電界効果トランジ
スタの製法の好適な実施例を述べよう。
Next, a preferred embodiment of the method for manufacturing a Schottky junction field effect transistor according to the present invention will be described.

実施例2−1 第6図は、第2図に示す本発明によるショットキ接合型
電界効果トランジスタの第1の実施例を製造する本発明
によるショットキ接合型電界効果トランジスタの製法の
第1の実施例を示す。
Example 2-1 FIG. 6 shows a first example of the method for manufacturing a Schottky junction field effect transistor according to the present invention, which manufactures the first example of the Schottky junction field effect transistor according to the present invention shown in FIG. shows.

第6図において、第2図との対応部分には同一符号を付
して詳細説明を省略する。
In FIG. 6, parts corresponding to those in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.

第6図に示す本発明によるショットキ接合型電界効果ト
ランジスタの製法の第1の実施例は、次に述べる順次の
工程をとる。
A first embodiment of the method for manufacturing a Schottky junction field effect transistor according to the present invention, shown in FIG. 6, involves the following sequential steps.

すなわち、半導体層L3としてのGaAsでなる半導体
曇板(以下簡単のため半導体層L3と称す)を用意する
(第6図A)。
That is, a semiconductor cloud plate (hereinafter referred to as semiconductor layer L3 for simplicity) made of GaAs is prepared as the semiconductor layer L3 (FIG. 6A).

しかして、その半導体層L3上に、半導体層L1の半導
体層L3側の半部となる半導体層L5を、それ自体は公
知の気相成長法によって、GaASでなるものとして形
成する(第6図B)次に、半導体mL5上に、ゲート電
極Gを、それ自体は公知の方法によって形成する(第6
図C)。
Then, on the semiconductor layer L3, a semiconductor layer L5, which is the half of the semiconductor layer L1 on the semiconductor layer L3 side, is formed of GaAS by a known vapor phase growth method (FIG. 6). B) Next, a gate electrode G is formed on the semiconductor mL5 by a method known per se (sixth step).
Figure C).

次に、半導体層L5上に、半導体層し1の半導体層L3
側とは反対側の半部となる半導体層[5を、気相成長法
によって、GaASでなるものとして形成する(第6図
D)。この場合の気相成長法は、原料ガスとしてのトリ
メチルガリウムガスまたはトリエチルガリウムガスと、
原料ガスとしてのアルシン(AsH3)ガスと、キャリ
アガスとしての水素との混合ガスを、キャリアガスとし
ての水素の流mを41/分とし、原料ガスとしてのトリ
メチルガリウムガスまたはトリエチルガリウムガス及び
アルミンガスを、混合ガスに対して、それぞれ3X10
’モル分率及び3X10−5モル分率とし、また、温度
を600〜700℃とした、気相成長法とするのを可と
する。
Next, the first semiconductor layer L3 is placed on the semiconductor layer L5.
The semiconductor layer [5, which is the half on the opposite side, is formed of GaAS by vapor phase growth (FIG. 6D). In this case, the vapor phase growth method uses trimethyl gallium gas or triethyl gallium gas as a raw material gas,
A mixed gas of arsine (AsH3) gas as a raw material gas and hydrogen as a carrier gas, with a flow m of hydrogen as a carrier gas of 41/min, and trimethyl gallium gas or triethyl gallium gas and alumin gas as raw material gases. , respectively 3X10 for the mixed gas
It is possible to use a vapor phase growth method with a mole fraction of 3×10 −5 and a temperature of 600 to 700° C.

次に、半導体層L1上に、半導体層し4を、気相成長法
によって、A I G a 1−x A s (O<x
<1)でなるものとして形成する(第6図E)。この場
合の気相成長法は、原料ガスとしてのメリメチルガリウ
ムガスまたはトリエチルガリウムガスと、原料ガスとし
てのトリメチルアルミニウムガスまたはトリエチルアル
ミニウムガスと、原料ガスとしてのアルシンガスと、n
型不純物ガスとしてのセレン化水素ガスと、キャリアガ
スとしての水素との混合ガスを、キャリアガスとしての
水素の流量を41/分とし、原料ガスとしてのトリメチ
ルガリウムガスまたはトリメチルガリウムガス、トリメ
チルアルミニウムガスまたはトリエチルアルミニウムガ
ス、及びアルシンガスを、混合ガスに対して、それ5 ぞれ3×10 モル分率、2X10−5モル分率、及び
3×10〜3X10’モル分・率とし、ま4 た、n型不純物ガスとしてのセレン化水素ガスを10−
7モル分率とし、また、温度を600〜700℃とした
、気相成長法とするのを可とする。
Next, a semiconductor layer 4 is formed on the semiconductor layer L1 by vapor phase epitaxy using A I Ga 1-x As (O<x
<1) (Fig. 6E). In this case, the vapor phase growth method uses melimethyl gallium gas or triethyl gallium gas as a raw material gas, trimethylaluminum gas or triethylaluminum gas as a raw material gas, arsine gas as a raw material gas, and n
A mixed gas of hydrogen selenide gas as a type impurity gas and hydrogen as a carrier gas is used with a flow rate of hydrogen as a carrier gas of 41/min, and trimethyl gallium gas, trimethyl gallium gas, trimethyl aluminum gas as a raw material gas. Or, triethylaluminum gas and arsine gas are mixed at a mole fraction of 3 x 10, 2 x 10-5, and 3 x 10 to 3 x 10' mole fraction, respectively, with respect to the mixed gas; Hydrogen selenide gas as an n-type impurity gas is
It is possible to use a vapor phase growth method with a mole fraction of 7 and a temperature of 600 to 700°C.

次に、半導体層L4上に、半導体層L2を、気相成長法
によって、GaASでなるものとして形成する(第6図
F)。この場合の気相成長法は、半導体層L5を形成す
る場合の気相成長法と同様の気相成長法とするのを可と
する。
Next, a semiconductor layer L2 made of GaAS is formed on the semiconductor layer L4 by a vapor phase growth method (FIG. 6F). The vapor phase growth method in this case may be the same vapor phase growth method as that used for forming the semiconductor layer L5.

次に、半導体層L2の半導体層L4側とは反対側の面上
、及び半導体層L3の半導体層L1側とは反対側の面上
に、それ自体は公知の方法によって、電極F1、及びE
2を形成する。
Next, electrodes F1 and E are formed on the surface of the semiconductor layer L2 opposite to the semiconductor layer L4 side and on the surface of the semiconductor layer L3 opposite to the semiconductor layer L1 side by a method known per se.
form 2.

このようにして、第2図に示す本発明によるショットキ
接合型電界効果トランジスタの第1の実施例を得る。
In this way, the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. 2 is obtained.

以上が、本発明によるショットキ接合型電界効果トラン
ジスタの製法の第1の実施例である。
The above is the first embodiment of the method for manufacturing a Schottky junction field effect transistor according to the present invention.

このような本発明によるショットキ接合型電界効果トラ
ンジスタの製法の第1のしついれいによれば、上述した
ところから明らかなように、極めて簡単な工程で、第2
図に示す本発明による特徴あるショットキ接合型電界効
果トランジスタを用意に製造することができる。
According to the first step in the method for manufacturing a Schottky junction field effect transistor according to the present invention, as is clear from the above, the second step can be carried out in an extremely simple process.
The characteristic Schottky junction field effect transistor according to the invention as shown in the figure can be easily manufactured.

また、この場合、半導体層L6、L4及びL2を、それ
ぞれ上述したように、有機ガリウムガス、有機アルミニ
ウムガス及び有機ガリウムガスを用いた気相成長法によ
って形成すれば、半導体層L6を形成して後、そのとき
の有機ガリウムガスに有機アルミニウムガスを加えるだ
けで、半導体層L4を形成づることができ、また、半導
体層L4を形成して後有機アルミニウムガスを用いるこ
とを止めるだけで、半導体層L2を形成することができ
るので、第2図に示す本発明によるショットキ接合型電
界効果トランジスタを、より容易に製造することができ
る。
Further, in this case, if the semiconductor layers L6, L4, and L2 are formed by the vapor phase growth method using organic gallium gas, organic aluminum gas, and organic gallium gas, as described above, the semiconductor layer L6 can be formed. After that, the semiconductor layer L4 can be formed simply by adding organic aluminum gas to the organic gallium gas at that time, and the semiconductor layer L4 can be formed simply by forming the semiconductor layer L4 and then stopping using the organic aluminum gas. Since L2 can be formed, the Schottky junction field effect transistor according to the present invention shown in FIG. 2 can be manufactured more easily.

実施例2−2 第6図において、第2図との対応部分には同一符号を付
して詳細説明を省略する。
Embodiment 2-2 In FIG. 6, parts corresponding to those in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.

第6図に示す本発明によるショットキ接合型電界効果ト
ランジスタの製法の第1の実施例は、次に述べる順次の
工程をとる。
A first embodiment of the method for manufacturing a Schottky junction field effect transistor according to the present invention, shown in FIG. 6, involves the following sequential steps.

すなわち、半導体層L3としてのGaAsでなる半導体
基板(以下簡単のため半導体層L3と称す)を用意する
(第6図A)。
That is, a semiconductor substrate made of GaAs (hereinafter referred to as semiconductor layer L3 for simplicity) as the semiconductor layer L3 is prepared (FIG. 6A).

次に、半導体層L5上に、ゲート電極Gを、それ自体は
公知の方法によって形成する(第6図C)。
Next, a gate electrode G is formed on the semiconductor layer L5 by a method known per se (FIG. 6C).

次に、半導体層L5上に、半導体層L1の半導体層L3
側とは反対側の半部となる半導体層L5を、気相成長法
によって、GaAsでなるものとして形成する(第6図
D)。この場合の気相成長法は、原料ガスとしてのトリ
メチルガリウムガスまたはトリエチルガリウムガスと、
原料ガスとしてのアルシン(AsH3)ガスと、キャリ
アガスとしての水素との混合ガスを、キャリアガスとし
ての水素の流量を41/分とし、原料ガスとしくのトリ
メチルガリウムガスまたはトリエチルガリウムガス及び
アルミンガスを、混合ガスに対して、それぞれ3X10
−4モル分率及び3X10−5モル分率とし、また、温
度を600〜700℃とした、気相成長法とするのを可
とする。
Next, the semiconductor layer L3 of the semiconductor layer L1 is placed on the semiconductor layer L5.
The semiconductor layer L5, which is the half on the opposite side, is formed of GaAs by vapor phase growth (FIG. 6D). In this case, the vapor phase growth method uses trimethyl gallium gas or triethyl gallium gas as a raw material gas,
A mixed gas of arsine (AsH3) gas as a raw material gas and hydrogen as a carrier gas, with a flow rate of hydrogen as a carrier gas of 41/min, and trimethyl gallium gas or triethyl gallium gas and alumin gas as raw material gases. , respectively 3X10 for the mixed gas
-4 mole fraction and 3×10 −5 mole fraction, and a vapor phase growth method with a temperature of 600 to 700° C. is possible.

次に、半導体層L1上に、半導体層L4を、気相成長法
によって、A I Ga1. As (O<x<1)で
なるものとして形成する(第6図E)。この場合の気相
成長法は、原料ガスとしてのメリメチルガリウムガスま
たはトリエチルガリウムガスと、原料ガスとしてのトリ
メチルアルミニウムガスまたはトリエチルアルミニウム
ガスと、原料ガスとしてのアルシンガスと、n型不純物
ガスとしてのセレン化水素ガスと、キャリアガスとして
の水素との混合ガスを、キャリアガスとしての水素の流
量を41/分とし、原料ガスとしてのトリメチルガリウ
ムガスまたはトリメデルガリウムガス、トリエチルアル
ミニウムガスまたはトリエチルアルミニウムガス、及び
アルシンガスを、混合ガスに対して、それ5 ぞれ3×10 モル分率、2X、10−5モル分率、及
び3X10−4〜3X10−5モル分率とし、また、n
型不純物ガスとしてのセレン化水素ガスを10−7モル
分率とし、また、温度を600〜700℃とした、気相
成長法とするのを可とする。
Next, on the semiconductor layer L1, a semiconductor layer L4 is formed by A I Ga1. It is formed of As (O<x<1) (Fig. 6E). In this case, the vapor phase growth method uses melimethylgallium gas or triethylgallium gas as a raw material gas, trimethylaluminum gas or triethylaluminum gas as a raw material gas, arsine gas as a raw material gas, and selenium as an n-type impurity gas. A mixed gas of hydrogen chloride gas and hydrogen as a carrier gas, with a flow rate of hydrogen as a carrier gas of 41/min, trimethyl gallium gas or trimedel gallium gas, triethyl aluminum gas or triethyl aluminum gas as a raw material gas, and arsine gas to the mixed gas at a mole fraction of 3×10, 2×10−5, and 3×10−4 to 3×10−5, respectively, and n
It is possible to use a vapor phase growth method in which hydrogen selenide gas as a type impurity gas is used at a mole fraction of 10<-7> and the temperature is set at 600 to 700[deg.]C.

しかして、その半導体層L3上に、半導体層[1の半導
体層L3側の半部となる半導体層L5を、それ自体は公
知の気相成長法によって、GaASでなるものとして形
成する(第6図B)なお、上述においては、本発明によ
るショットキ接合型電界効果トランジスタにつき、つの
実施例を示したに止まり、また、本発明によるショット
キ接合型電界効果トランジスタの製法につき、2つの実
施例を示したに止まり。
Then, on the semiconductor layer L3, a semiconductor layer L5, which is the half of the semiconductor layer [1 on the semiconductor layer L3 side], is formed of GaAS by a vapor phase growth method that is known per se. Figure B) In the above description, only one embodiment of the Schottky junction field effect transistor according to the present invention has been shown, and two embodiments have been shown regarding the manufacturing method of the Schottky junction field effect transistor according to the present invention. Just stopped.

例えば、半導体層L1、L2及びL3をInGaAS系
またはInGaAsP系でなるものとし、そしてこのと
き半導体層L4をInPでなるものとするなど、本発明
によるショットキ接合型電界効果トランジスタ及びその
製法のそれぞれにつき本発明の精神を脱す゛ることなし
に、種々の変型、変更をなし得るであろう。
For example, the semiconductor layers L1, L2, and L3 are made of InGaAS or InGaAsP, and the semiconductor layer L4 is made of InP. Various modifications and changes may be made without departing from the spirit of the invention.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、従来のショク1−キ接合型電界効果トランジ
スタを示す路線的断面図である。 第2図は、本発明によるショットキ接合型電界効果トラ
ンジスタの第1の実施例を示す路線的断面図である。 第3図は、その要部の半導体層11及びL4のエネルギ
バンドでみた関係を示す図である。 第4図は、その要部の半導体層L4がAlxGa1−X
ASでなる半導体層であるときの、そのXに対する半導
体層L4及びし1間の伝導帯の底の差の関係を示す図で
ある。 第5図は、本発明によるショットキ接合型電界効果トラ
ンジスタの第2の実施例を示す路線的断面図である。 第6図は、第2図に示す本発明によるショットキ接合型
電界効果トランジスタの第1の実施例を製造する本発明
によるショットキ接合型電界効果トランジスタの製法の
第1の実施例を示す、順次の工程における路線的断面図
である。 第7図は、第5図に示す本発明によるショットキ接合型
電界効果トランジスタの第2の実施例を製造する本発明
によるショットキ接合型電界効果トランジスタの製法の
第2の実施例を示す、順次の工程における路線的断面図
である。 L1〜L4・・・・・・半導体層 L5.L6・・・・・・半導体BL1を構成している半
導体層 G・・・・・・・・・・・・・・・・・・ゲート電極Q
・・・・・・・・・・・・・・・・・・ゲート電極Gの
電極素子J、j1.j2 ・・・・・・・・・・・・・・・・・・ショットキ接合
E1; E2・・・・・・電極 出願人 日本電信電話公社 代理人 弁理士 田中正治 第3凶 一一一一◆X 第6図 第6図 第″i′N 第7図 テ 2、発明の名称 ショットキ接合型電界効果トランジス
タ及びその製法 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区内幸町1丁目1番6号名 称 
(422)日本電信電話公社 代表者 真 藤 恒 4、代理人 住 所 〒102 東京都千代田区麹町5丁目7番地 
秀和紀尾井町TBR820号 5、補正命令の日付 自発補正 6、補正により増加する発明の数 なし7、補正の対象
 明細書の全文 明 細 書(全文訂正) 、発明の名称 ショットキ接合型電界効果トランジスタ
及びその製法 、特許請求の範囲 1、第1の導電型または第1の導電型とは逆の第2の導
電型を有し且つ比較的高い比抵抗を有する第1の半導体
層を有し、 上記第1の半導体層内に、その面に沿う方向に所要の間
隔を保って配列されている複数の電極素子を有し且つ上
記第1の半導体層との間でショットキ接合を形成してい
るゲート電極が埋設され、 上記第1の半導体層の一方の面上に、上記第1の半導体
層と同じ導電型を有し且つ比較的低い比抵抗を有する第
2の半導体層を介してまたは介することなしに第1の電
極が形成され、 上記第1の半導体層の他方の面上に、上記第1の半導体
層と同じ導電型を有し且つ比較的低い比抵抗を有する第
3の半導体層を介してまたは介することなしに第2の電
極が形成されているショットキ接合型電界効果トランジ
スタにおいて、 上記第1の半導体層と上記第2の半導体層または上記第
1の電極との間、または上記第1の半導体層と上記第3
の半導体層または上記第2の電極との間に、上記第1の
半導体層と同じ導電型を有し且つ比較的低い比抵抗を有
するとともに、上記第1の半導体層が第1の導電型を有
しているか第2の導電型を有しているかに応じて、上記
第1の半導体層側において、上記第1の半導体層に比し
高い伝導帯の底を有しているかまたは上記第1の半導体
層に比し低い価電子帯の頂を有している第4の半導体層
が介挿されていることを特徴とするショットキ接合型電
界効果トランジスタ。 2、第1の導電型または第1の導電型とは逆の第2の導
電型を有し且つ比較的高い比抵抗を有する第5の半導体
層上に、その面に沿う方向に所要の間隔を保って配列さ
れている複数の電極素子を有し且つ上記第5の半導体層
との間で第1のショク1−キ接合を形成しているゲート
電極を形成する工程と、 上記第5の半導体層上に、それと同じ導電型を有し且つ
比較的高い比抵抗を有しているとともに、上記ゲート電
極を埋設して当該ゲート電極との間で第2のショットキ
接合を形成している第6の半導体層を形成して、上記ゲ
ート電極を埋設し且つ上記ゲート電極との間で上記第1
及び第2のショットキ接合からなるショットキ接合を形
成している上記第5及び第6の半導体層からなる第1の
半導体層を形成する工程と、 上記第1の半導体層上に、それと同じ導電型を有し且つ
比較的低い比抵抗を有するとともに、上記第1の半導体
層が第1の導電型を有しているか第2の導電型を有して
いるかに応じて、上記第1の半導体層において、上記第
1の半導体層に比し高い伝導帯の底を有しているかまた
は上記第1の半導体層に比し低い価電子帯の頂を有して
いる第4の半導体層を形成する工程とを含むことを特徴
とするショットキ接合型電界効果トランジスタの製法。 3、特許請求の範囲第2項記載のショットキ接合型電界
効果トランジスタの製法において、上記M6の半導体層
を工程において、上記第6の半導体層を、気相成長法に
よって、GaASでなる半導体層に形成し、 上記第4の半導体層を形成する工程において、上記第4
の半導体層を、有機アルミニウムガスを用いた気相成長
法によって、AlxGa1−xAs (0<x<1 )
でなる半導体層に形成することを特徴とするショットキ
接合型電界効果トランジスタの製法。 4、特許請求の範囲第3項記載のショットキ接合型電界
効果トランジスタの製法において、上記有機アルミニウ
ムガスとしてトリメチルアルミニウムガスまたはトリエ
チルアルミニウムガスを用いることを特徴とするショッ
トキ接合型電界効果トランジスタの製法。 5、第1の導電型または第1の導電型とは逆の第2の導
電型を有し且つ比較的低い比抵抗を有する第3の半導体
層上に、それと同じ導電型を有し且つ比較的低い比抵抗
を有する第4の半導体層を形成する工程と、 上記第4の半導体層上に、それと同じ導電型を有し且つ
比較的高い比抵抗を有するとともに、上記第4の半導体
層が第1の導電型を有しているか第2の導電型を有して
いるかに応じて、上記第4の半導体層の上記第3の半導
体層側とは反対側に比し低い伝導帯の底を有しているか
または上記第4の半導体層の上記第3の半導体層側とは
反対側に比し高い価電子帯の頂を有している第5の半導
体層を形成する工程と、 上記第5の半導体層上に、その面に沿う方向に所要の間
隔を保って配列されている複数の電極素子を有し且つ上
記第5の半導体層との間で第1のショットキ接合を形成
しているゲート電極を形成する工程と、 上記第5の半導体層上に、それと同じ導電型を有し且つ
比較的高い比抵抗を有するとともに、上記ゲート電極を
埋設して当該ゲート電極との間で第2のショットキ接合
を形成している第6の半導体層を形成して、上記ゲート
電極を埋設し且つ上記ゲート電極との間で上記第1及び
第2のショットキ接合からなるショットキ接合を形成し
ている上記第5及び第6の半導体層からなる第1の半導
体層を形成する工程とを含むことを特徴とするショット
キ接合型電界効果トランジスタの製法。 6、特許請求の範囲第5項記載のショットキ接合型電界
効果トランジスタの製法において、上記第4の半導体層
を形成する工程において、上記第4の半導体層を、有機
アルミニウムガスを用いた気相成長法によって、Alx
Ga1−x As (0<X<1 )でなる半導体層に
形成し、 上記第5の半導体層を形成する工程において、上記第5
の半導体層を、気相成長法によってGaASでなる半導
体層に形成し、上記第6の半導体層を形成する工程にお
いて、上記第6の半導体層を、気相成長法によって、G
aASでなる半導体層に形成することを特徴とするショ
ットキ接合型電界効果トランジスタの製法。 7、特許請求の範囲第6項記載のショットキ接合型電界
効果トランジスタの製法において、上記有機アルミニウ
ムガスとしてトリメチルアルミニウムガスを用いること
を特徴とするショットキ接合型電界効果トランジスタの
製法。 3、発明の詳細な説明 本発明の分野 本発明は、第1の導電型または第1の導電型とは逆の第
2の導電型を有し且つ比較的高い比抵抗を有する半導体
層を有し、その半導体層内に、その面に沿う方向に所要
の間隔を保って配列されている複数の電極素子を有し且
つ半導体層との間でショットキ接合を形成している複数
の電極素子を有し且つ半導体層との間でショットキ接合
を形成しているゲート電極が埋設されている構成を有す
るショットキ接合型電界効果トランジスタ、及びその製
法の改良に関する。 11班鬼直I 上述した構成を有するショットキ接合型電界効果トラン
ジスタとして、従来、第1図をともなって次に述べる構
成を有するものが提案されている。 すなわち、n型を有し且つ不純物S度でみて1012〜
11016atO/Cm3トイウヨウナ比較的高い比抵
抗を有する、例えばGaASでなる半導体層L1を有す
る。 しかして、その半導体層し1内に、その面に沿う方向に
所要の間隔を保って配列されている複数の電極素子qを
−有し且つそれらの電極素子qのそれぞれと半導体層L
1との間でショットキ接合Jを形成している、例えばW
、MO,Ptなどの金属、またはTi−W化合物、Ti
・Wシリサイドなどの金属化合物でなる櫛歯状のゲート
電極Gが埋設されている。 また、半導体層L1の一方の而(図においては上面)上
に、半導体層L1と同じn型を有するが、不純物濃度で
みT 1018atom/co+3マタはそれ以上とい
うような比較的低い比抵抗を有する、例えばGaAsで
なる半導体層L2が形成され、一方、その半導体層L2
上に電極E1がオーミックに付されている。 さらに、半導体層L1の他方の面(図においては下面)
上に、半導体層L1と同じn型を有8 するが、不純物濃度テミテ10atOIIl/Cl11
3マたはそれ以上というような比較的低い比抵抗を有す
る、半導体層L2と同様に例えばGaAsでなる半導体
層L3が形成され、一方、その半導体層L3の半導体層
L1側とは反対側の面上に、電極E2がオーミックに付
されている。 以上が、従来提案されているショットキ接合型電界効果
トランジスタの構成である。 なお、このような構成を有するショットキ接合型電界効
果トランジスタは、実際上、次の方法によって製造され
ている。 すなわち、図示詳細説明は省略するが、上述した半導体
層L3としての半導体基板上に、上述した半導体層L1
の半導体層し3側の半部になる半導体層L5(図示せず
)を形成し、次に、その半導体層L5上に、上述したゲ
ート電極Gを、半導体層L5との間で上述したショット
キ接合Jを構成するショットキ接合j1を形成するよう
に形成し、次に、半導体層L5上に、半導体層L1の半
導体層L3側とは反対側の半部になる半導体層16(図
示せず)を、ゲート電極Gを埋設し且つゲート電極Gと
の間でショットキ接合Jを構成するショットキ接合j2
を形成するように形成して、上述した半導体層L1を形
成し、次に、半導体層L1上に、上述した半導体層L2
を形成し、次に、半導体層L2上、及び半導体層13%
半導体層L1側とは反対側の面上に、それぞれ、電極E
1、及びE2を形成することによって、第1図で上述し
た従来のショットキ接合型電界効果トランジスタを製造
する。 第1図で上述した従来のショットキ接合型電界効果トラ
ンジスタの構成によれば、電極E1及びE2filに、
電極E2側を正とする直流電源を接続すれば、電極E2
がトレイン電極、半導体層L3が電極材用半導体層、半
導体層L1が活性層、半導体層L2が電極材用半導体層
、電極E1がソース電極として作用して、半導体層L1
のゲート電ff1Gの相隣る電極素子0間の領域に、電
極E2側から、半導体層し3、半導体層L1のゲート電
極Gの相隣る電極素子0間の領域、半導体層L2をそれ
らの順に通って、電極E1側に向う電流が流れる。 また、電極E1及び12間に、電極E1側を正とする直
流電源を接続すれば、電極E1がドレイン電極、半導体
層L3が電極材用半導体層、半導体層L1が活性層、半
導体層L2が電極材用半導体層、電極F2がソースN極
として作用して、半導体層L1のゲート電極Gの相隣る
電極素子0間の領域に、電極E1側から、半導体層[2
、半導体層[1のゲート電極Gの相隣る電極素子0間の
領域、半導体層L3をそれらの順に通って、電極E2側
に向う電流が流れる。 さらに、電極E1またはE2とゲート電極Gとの間に制
御I雷電圧印加すれば、その制御電圧が半導体層L2及
びLlまたは半導体層し3及びLlを介して、半導体層
L1とゲート電極Gの電極素子Qとの間に形成されてい
るショットキ接合Jにそれを横切って印加されるので、
半導体層L1のゲート電極Gの相隣る電極素子0間の領
域に、半導体層L1とゲート電極Gの相隣る電極素子Q
との間に形成されているショットキ接合Jから拡がる空
乏層が、制御電圧の極性及び値に応じた拡がり(半導体
ffL1のゲート電極Gの相隣る電極素子0間の領域の
全域に亘る拡がりの場合も含む)で、拡がる。 従って、第1図に示す従来のショットキ接合型電界効果
トランジスタによれば、電極E1及び12間に、直流電
源を介して負荷を接続し、そして、電極E1またはE2
とゲート電極Gとの間に制m電圧を印加すれば、その制
御電圧の極性及び値に応じて制御された電流(値が零の
場合も含む)を負荷に供給することができる、という電
界効果トランジスタとしての機能が得られる。 しかしながら、第1図に示す従来のショットキ接合型電
界効果トランジスタの場合、電界効果トランジスタとの
機能が、良好な高周波特性を有するものとして得られる
のに一定の限痕を有していた。 その理由は、次のとおりである。 すなわち、第1図に示す従来のショットキ接合型電界効
果トランジスタの場合、その高周波特性の良さく性能指
数f□X)は、その遮断周波数f□に比例し、一方、そ
の遮断周波数f1は、上述したように半導体層L1を通
って電流が流れるときに半導体層L1を横切って走行す
る電子が半導体層L1を横切って走行する時間をτとす
るとき、 f、=1/2πτ で表わされる。従って、半導体層L1を横切って走行す
る電子が半導体層L1を横切って走行する時間が短けれ
ば短い程、高周波特性が良いものである。 しかしながら、第1図に示す従来のショットキ接合型電
界効果トランジスタの場合、上述したように半導体層L
1に流れる電流が、電極E2側から電tIiEl側に向
う電流である場合、半導体層L1を半導体層L2側から
半導体層L3側に横切って走行する電子は、電極E1及
び12間に印加されている直流電源の電圧によって、半
導体層L1内に生じている電界によって、半′導体層L
2側から半導体層L3側に向って加速されているが、半
導体層L1には、その電極E2側に、低い比抵抗を有す
る半導体層L2が連接しているだけであるので、半導体
層L1を横切って走行する電子は、初速度が零である状
態から、加速されるだけであり、従って、この場合、半
導体層L1を横切って走行する電子が半い時間がかかっ
ていたからである。 また、上述したように半導体層L1に流れる電流が、電
極E1側から電極E2側に向う電流である場合、半導体
層L1を半導体層L3側から半導体層L2側に横切って
走行する電子は、電極E1及び12間に印加されている
直流電源の電圧によって半導体層L1内に生じている電
界によって、半導体層L3側から半導体層L2側に向っ
て加速されているが、半導体層L1には、その電極E1
側に、低い比抵抗を有する半導体層L2が連接している
だけであるので、半導体層L1を横切って走行する電子
は、上述したと同様に、初速度が零である状態から、加
速されるだけであり、従って、この場合も、半導体層L
1を横切って走行する電子が半導体層L1を横切って走
行するのに、比較的長い時間がかかっているからである
。 本発明の目的 よって、本発明は、電界効果トランジスタとしての機能
が、第1図で上述した従来のショットキ接合型電界効果
トランジスタに比し、格段的に良好な、高周波特性を有
するものとして得られる新規なショットキ接合型電界効
果トランジスタ、及びその製法を提案せんとするもので
ある。 本発明の開示 本発明によるショットキ接合型電界効果トランジスタに
よれば、第1図で上述した従来のショットキ接合型電界
効果トランジスタの場合と同様に、第1の導電型または
第1の導電型とは逆の第2の導電型を有し且つ比較的高
い比抵抗を有する第1の半導体層を有し、その第1の半
導体層内に、その面方向に沿う方向に所要の間隔を保っ
て配列されている複数の電極素子を有し且つ第1の半導
体層との間でショットキ接合を形成しているゲート電極
が埋設され、また、第1の半導体層の一方の面上に、第
1の半導体層と同じ導電型を有し且つ比較的低い比抵抗
を有する第2の半導体層を介してまたは介することなし
に第1の電極が形成され、さらに、第1の半導体層の他
方の面上に、第1の半導体層と同じ導電型を有し且つ比
較的低い比抵抗を有する第3の半導体層を介してまたは
介することなしに第2の電極が形成されている構成を有
する。 しかしながら、本発明によるショットキ接合型電界効果
トランジスタは、第1の半導体層と第2の半導体層また
は第1の電極との間、またはMlの半導体層と第3の半
導体層または第2の電極との間に、第1の半導体層と同
じ導電型を有し且つ比較的低い比抵抗を有するとともに
、第1の半導体層が第1の導電型を有しているか第2の
導電型を有しているかに応じて、第1の半導体層側にお
いて、第1の半導体層に比し高い伝導帯の底を看してい
るかまたは第1の半導体層に比し低い価電子帯の頂を有
している第4の半導体層が介挿されている、という構成
を有する。 このような本発明によるショットキ接合型電界効果トラ
ンジスタによれば、第1図で上述した従来のショットキ
接合型電界効果トランジスタの場合と同様に、第1及び
第2の電極間に、直流電源を介して負荷を接続し、そし
て、第1または第2の電極とゲート電極との間に制御電
圧を印加すれば、その制御電圧の極性及び値に応じて制
御された電流(値が零の場合も含む)を負荷に供給する
ことができる、という電界効果トランジスタとしての機
能が得られる。 また、第1図で上述した従来のショットキ接合型電界効
果トランジスタの場合と同様に、第1の半導体層にそれ
を横切って電流が流れるとき、第1の半導体層を横切っ
て走行する電子が、第1図で十達した従来のショットキ
接合型電界効果トランジスタの場合と同様に、第1及び
第2の電極間に印加されている直流電源の電圧によって
第1の半導体層内に生じている電界によって、加速され
る。 しかしながら、本発明によるショットキ接合型電界効果
トランジスタの場合、第1の半導体層と第2の半導体層
または第1の電極との間、または第1の半導体層と第3
の半導体層または第2の電極との間に、第1の半導体層
と同じ導電型を有し且つ比較的低い比抵抗を有するとと
もに、第1の半導体層が第1の導電型を有しているか第
2の導電型を有しているかに応じて、第1の半導体層側
において、第1の半導体層に比し高い伝導帯の底を有し
ているかまたは第1の半導体層に比し低い価電子帯の頂
を有している第4の半導体層が介挿されているので、第
4の半導体層から、電子、または正孔が、第4の半導体
層の第1の半導体層側と第1の半導体層との間の伝導帯
の底、または価電子帯の頂の差に応じたエネルギを以て
、第1の半導体層に入り、そして、第1の半導体層内で
加速される。 このため、第1の半導体層を横切って走行する電子、ま
たは正孔が第1の半導体層を横切って走行する時間が、
第1図で上述した従来のショットキ接合型電界効果トラ
ンジスタの場合に比し、格段的に短いので、電界効果ト
ランジスタとしての機能が、第1図で上述した従来のシ
ョットキ接合型電界効果トランジスタの場合に比し、格
段的に良好な、高周波特性を有するものとして得られる
、という特徴を有する。 また、本発明によるショットキ接合型電界効果トランジ
スタの第1の製法によれば、第1の導電型または第1の
導電型とは逆の第2の導電型を有し且つ比較的高い比抵
抗を有する第5の半導体層上に、その面方向に沿う方向
に所要の間隔を保って配列されている複数の電極素子を
有し且つ第5の半導体層との間で第1のショットキ接合
を形成しているゲート電極を形成する工程と、第5の半
導体層上に、それと同じ導電型を有し且つ比較的高い比
抵抗を有しているとともに、ゲートN極を埋設して当該
ゲート電極との間で第2のショットキ接合を形成してい
る第6の半導体層を形成して、ゲート電極を埋設し且つ
ゲート電極との間で第1及び第2のショットキ接合から
なるショットキ接合を形成している第5及び第6の半導
体層からなる第1の半導体層を形成する工程と、第1の
半導体層上に、それと同じ導電型を有し且つ比較的低い
比抵抗を有するとともに、第1の半導体層が第1の導電
型を有しているか第2の導電型を有しているかに応じて
、第1の半導体層側において、第1の半導体層に比し高
い伝導帯の底を有しているかまたは第1の半導体層に比
し低い価電子帯の頂を有している第4の半導体層を形成
する工程とを含んでいる。 また、本発明によるショットキ接合型電界効果トランジ
スタの第2の製法によれば、第1の導電型または第1の
導電型とは逆の第2の導電型を有し且つ比較的低い比抵
抗を有する第3の半導体層上に、それと同じ導電型を有
し且つ比較的低い比抵抗を有する第4の半導体層を形成
する工程と、第4の半導体層上に、それと同じ導電型を
有し且つ比較的高い比抵抗を有するとともに、第4の半
導体層が第1の導電型を有しているか第2の導電型を有
しているかに応じて、第4の半導体層の第3の半導体層
側とは反対側に比し低い伝導帯の底を有しているかまた
は第4の半導体層の第3の半導体層側とは反対側に比し
高い価電子帯の頂を有している第5の半導体層を形成す
る工程と、第5の半導体層上に、その面に沿う方向に所
要の間隔を保って配列されている複数の電極素子を有し
且つ第5の半導体層との間で第1のショットキ接合を形
成しているゲート電極を形成する工程と、第5の半導体
層上に、それと同じ導電型を有し且つ比較的高い比抵抗
を有するとともに、ゲート電極を埋設して当該ゲート電
極との間で第2のショットキ接合を形成している第6の
半導体層を形成して、ゲート電極を埋設し且つゲート電
極との間で第1及び第2のショットキ接合からなるショ
ットキ接合を形成している第5及び第6の半導体層から
なる第1の半導体層を形成する工程とを含んでいる。 このような本発明によるショットキ接合型電界効果トラ
ンジスタの第1及び第2の製法によれば、上述した特徴
ある本発明によるショットキ接合型電界効果トランジス
タを、容易に、製造することができるという特徴を有す
る。 まず、本発明によるショットキ接合型電界効果トランジ
スタの好適な実施例を述べよう。 実施例1−1 第2図は、本発明によるショットキ接合型電界効果トラ
ンジスタの第1の実施例を示す。 第2図において、第1図との対応部分には同一符号を付
して詳細説明を省略する。 第2図に示す本発明によるショットキ接合を電界効果ト
ランジスタの第1の実施例は、第1図で上述した従来の
ショットキ接合型電界効果トランジスタの構成において
、その半導体層L1及びL2間に、n型を有し且つ不純
物濃度で8 みて10 atom/cm3またはそれ以上というよう
な比較的低い比抵抗を有するとともに、第3図に示づよ
うに、半導体層L1側において半導体層L1に比し高い
伝導帯の底を有している例えばA lx Ga1−x 
AS (0<X<1 )でなる半導体層L4が介挿され
ていることを除いて、第1図で上述した従来のショット
キ接合型電界効果トランジスタと同様の構成を有する。 なお、この場合、半導体層L4の半導体層L1側と、半
導体層L1の半導体層L4側との間の伝導帯の底でみた
差ΔEcは、第4図に示すように、AI Ga1.AS
のXの値に応じた× 値をとるものである。 以上が、本発明によるショットキ接合型電界効果トラン
ジスタの第1の実施例の構成である。 このような構成によれば、それが上述した事項を除いて
、第1図で上述した従来のショットキ接合型電界効果ト
ランジスタと同様の構成を有するので、詳細説明は省略
するが、第1図で上述した従来のショットキ接合型電界
効果トランジスタの場合と同様に、電極E1及び12間
に、直流電源を介して負荷を接続し、そして、電極E1
またはE2とゲート電極Gとの間に制御電圧を印加ずれ
ば、その制御電圧の極性及び値に応じて制御された電流
を負荷に供給することができる。 また、第2図に示す本発明によるショットキ接合型電界
効果トランジスタによれば、第1図で上述した従来のシ
ョットキ接合型電界効果トランジスタの場合と同様に、
半導体層L1にそれを横切って電流が流れるとき、半導
体層L1を横切って走行する電子が、電極E1及び12
間に印加される直流電源の電圧によって半導体層L1内
に生じている電界によって、加速される。 しかしながら、第2図に示す本発明によるショットキ接
合型電界効果トランジスタの場合、! 半導体層L1と半導体層L2との間に、半導体層L1側
において、半導体層L1に比し高い伝導帯の底を有して
いる半導体層L4が介挿され、このため、半導体層L4
から、電子が、半導体層L4の半導体層L1側と半導体
層L1との間の伝導帯の底の差ΔE、に応じたエネルギ
を以て、半導体層L1に入り、そして半導体層L1内で
加速される。 このため、半導体層L1を横切って走行する電子が、半
導体層L1を横切って走行するFR間が第1図で上述し
た従来のショットキ接合型電界効果トランジスタの場合
に比し、格段的に短い時間を有するので、電界効果トラ
ンジスタとしての機能が、第1図で上述した従来のショ
ットキ接合型電界効果トランジスタの場合に比し、格段
的に良好な高周波特性を有するものとして得られる、と
いう特徴を有する。 実施例1−2 次に、本発明によるショットキ接合型電界効果トランジ
スタの第2の実施例を述べよう。 本発明によるショットキ接合型電界効果トランジスタの
第2の実施例は、図示詳細説明は省略するが、第2図に
示す本発明によるショットキ接合型電界効果トランジス
タの第1の実施例の構成において、その半導体層し1、
L2、[3及びL4がn型であるに代え、p型であり、
これに応じて半導体層L4が、第3図に示すように、半
導体層L1側において、半導体層L1側に比し低い価電
子帯の頂を有している(それらの差を八E、で表わして
いる)ことを除いて、第2図に示す本発明による第1の
実施例の場合と同様の構成を有する。 以上が、本発明によるショットキ接合型電界効果トラン
ジスタの第2の実施例の構成である。 このような構成を有するショットキ接合型電界効果トラ
ンジスタによれば、それが、上述した事項を除いて、第
2図に示す本発明によるショットキ接合型電界効果トラ
ンジスタの第1の実施例の場合と同様の構成を有するの
で、詳細説明は省略するが、第2図に示す本発明による
ショットキ接合型電界効果トランジスタの第1の実施例
の場合に準じて、半導体層L4から、正孔が、半導体層
L4の半導体層L1側と半導体層L1との間の価電子帯
の底の差ΔEvに応じたエネルギを以て、半導体層L1
に入り、そして半導体層L1内で加速される。 このため、半導体層L1を横切って走行する正孔が、半
導体層L1を横切って走行する時間が第1図で上述した
従来のショットキ接合型電界効果トランジスタにおいて
、その半導体層L1、L2及び[3がp型であるショッ
トキ接合型電界効果トランジスタの場合に比し、格段的
に短い時間を有するので、電界効果トランジスタとして
の機能が、良好な高周波特性を有するものとして得られ
る、という特徴を有する。 友直豊ユニ3 次に、本発明によるショットキ接合型電界効果トランジ
スタの第3の実施例を述べよう。 本発明によるショットキ接合型電界効果トランジスタの
第3の実施例は、図示詳細説明は省略するが、第2図に
示す本発明によるショットキ接合型電界効果トランジス
タの第1の実施例の構成において、その半導体層L2が
省略されていることを除いて、第2図に示す本発明によ
る第1の実施例の場合と同様の構成を有する。 以上が、本発明によるショットキ接合型電界効果トラン
ジスタの第2の実施例の構成である。 このような構成を有するショットキ接合型電界効果トラ
ンジスタによれば、それが、上述した事項を除いて、第
2図に示す本発明によるショットキ接合型電界効果トラ
ンジスタの第1の実施例の場合と同様の構成を有するの
で、詳細 。 説明は省略するが、第2図に示す本発明によるショット
キ接合型電界効果トランジスタの第1の実施例の場合と
同様の作用効果が得られる、という特徴を有する。 実施例1−4 次に、本発明によるショットキ接合型電界効果トランジ
スタの第4の実施例を述べよう。 本発明によるショットキ接合型電界効果トランジスタの
第4の実施例は、第5図に示すように、第2図に示す本
発明によるショットキ接合型電界効果トランジスタの第
1の実施例の構成において、その半導体層L4が、半導
体層L1及びし2間に介挿されているのに代え、半導体
層L1及びし3間に介挿されていることを除いて、第2
図に示す本発明による第1の実施例の場合と同様の構成
を有する。 以上が、本発明によるショットキ接合型電界効果トラン
ジスタの第4の実施例の構成である。 このような構成を有するショットキ接合型電界効果トラ
ンジスタによれば、それが、上述した事項を除いて、第
2図に示す本発明によるショットキ接合型電界効果トラ
ンジスタの第1の実施例の場合と同様の構成を有するの
で、詳細説明は省略するが、電極E1及び12間に電極
E2側を正とする直流電源を負荷することによって、第
2図で上述した発明によるショットキ接合型電界効果ト
ランジスタの第1の実施例の場合と同様の作用効果が得
られる、という特徴を有する。 次に、本発明によるショットキ接合型電界効果トランジ
スタの製法の好適な実施例を述べよう。 実施例2−1 第6図は、第2図に示す本発明によるショットキ接合型
電界効果トランジスタの第1の実施例を製造する本発明
によるショットキ接合型電界効果トランジスタの製法の
実施例を示す。 第6図において、第2図との対応部分には同一符号を付
して詳細説明を省略づる。 第6図に示す本発明によるショットキ接合型電界効果ト
ランジスタの製法の実施例は、次に述べる順次の工程を
とる。 すなわち、半導体層L3としてのGaASでなる半導体
基板(以下簡単のため半導体層L3と称す)を用意する
(第6図A)。 しかして、その半導体層L3上に、半導体層[1の半導
体層L3側の半部となる半導体層L5を、それ自体は公
知の気相成長法によって、GaASでなるものとして形
成する(第6図B)次に、半導体層L5上に、ゲート電
極Gを、それと半導体層L5との間でショットキ接合j
1を形成するように、それ自体は公知の方法によって形
成する(第6図C)。 次に、半導体層L5上に、半導体層L1の半導体層L3
側とは反対側の半部となる半導体層[6を、それとゲー
ト電極Gとの間でショットキ接合j2を形成するように
、気相成長法によって、GaASでなるものとして形成
し、よって、半導体層L3上に、ゲート電極Gを埋設し
且つゲート電極Gとの間で上述したショットキ接合を形
成している、半導体層L5及びL6からなる半導体層L
1を形成する(第6図D)。 この場合の気相成長法は、原料ガスとしてのトリメチル
ガリウムガスまたはトリエチルガリウムガスと、原料ガ
スとしてのアルシン(AsH3)ガスと、キャリアガス
としての水素との混合ガスを、キャリアガスとしての水
素の流量を41/分とし、原料ガスとしてのトリメチル
ガリウムガスまたはトリエチルガリウムガス及びアルミ
ンガスを、混合ガスに対して、それぞれ4 3×10 モル分率及び3X10’モル分率とし、また
、温度を600〜700℃とした、気相成長法とするの
を可とする。 次に、半導体層L1上に、半導体層L4を、気相成長法
によって、A I Ga1−x As (O<x<1)
でなるものとして形成する(第6図E)。この場合の気
相成長法は、原料ガスとしてのメリメチルガリウムガス
またはトリエチルガリウムガスと、原料ガスとしてのト
リメチルアルミニウムガスまたはトリエチルアルミニウ
ムガスと、原料ガスとしてのアルシンガスと、n型不純
物ガスとしてのセレン化水素ガスと、キャリアガスとし
ての水素との混合ガスを、キャリアガスとしての水素の
流量を41/分とし、原料ガスとしてのトリメチルガリ
ウムガスまたはトリメチルガリウムガス、トリメチルア
ルミニウムガスまたはトリエチルアルミニウムガス、及
びアルシンガスを、混合ガスに対して、それ5 ぞれ3×10 モル分率、2X10’モル分率、4 及び3X10〜3X10’モル分率とし、また、n型不
純物ガスとしてのセレン化水素ガスを10−7モル分率
とし、また、温度を600〜700℃とした、気相成長
法とするのを可とする。 次に、半導体層F4上に、半導体層L2を、気相成長法
によって、GaASでなるものとして形成する(第6図
F)。この場合の気相成長法は、半導体層L5を形成す
る場合の気相成長法と同様の気相成長法とするのを可と
する。 次に、半導体層L2の半導体層F4側とは反対側の面上
、及び半導体層L3の半導体層F1側とは反対側の面上
に、それ自体は公知の方法によって、それぞれ電極E1
、及びF2を形成する。 このようにして、第2図に示す本発明によるショットキ
接合型電界効果トランジスタの第1の実施例を得る。 以上が、第2図に示す本発明によるショットキ接合型電
界効果トランジスタの第1の実施例の製法の実施例であ
る。 このような本発明によるショットキ接合型電界効果トラ
ンジスタの製法の実施例によれば、上述したところから
明らかなように、極めて簡単な工程で、第2図に示す本
発明による、特徴あるショットキ接合型電界効果トラン
ジスタを容易に製造することができる、という特徴を有
する。 また、この場合、半導体層L6、F4、及びF2を、そ
れぞれ上述したように、有機ガリウムガス(上例の場合
、トリメチルガリウムガスまたはトリエチルガリウムガ
ス)、有機アルミニウムガス(上例の場合、トリメチル
アルミニウムガスまたはトリエチルアルミニウムガス)
、及び有機ガリウムガス(上例の場合、トリメチルガリ
ウムガスまたはトリエチルガリウムガス)を用いた気相
成長法によって形成すれば、半導体層L6を形成して後
、そのときの有機ガリウムガスに有機アルミニウムガス
を加えるだけで、半導体層L4を形成することができ、
また、半導体層L4を形成して後有機アルミニウムガス
を用いることを止めるだけで、半導th層L2を形成す
ることができるので、第2図に示す本発明によるショッ
トキ接合型電界効果トランジスタを、より容易に、製造
することができる、という特徴を有する。 実施例2−2 次に、第7図を伴って、第5図に示す本発明によるショ
ットキ接合型電界効果トランジスタの第4の実施例を製
造する本発明によるショットキ接合型電界効果トランジ
スタの製法の実施例を述べよう。 第7図において、第5図とのには同一符号を付して詳細
説明を省略する。 第7図に示す本発明によるショットキ接合型電界効果ト
ランジスタの製法の実施例は、次に述べる順次の工程を
とる。 すなわち、上述した実施例1−2の場合と同様に、半導
体層L3としてのGaASでなる半導体基板(以下簡単
のため半導体層L3と称す)を用意する(第7図A)。 しかし、その半導体層F3上に、半導体層L4を、上述
した実施例2−1の場合と同様に、気相成長法によって
A lx Ga1−x As (Q<xく1)でなるも
のとして形成する(第7図B)次に、半導体層F5上に
、半導体層L5を、上述した実施例2−1の場合と同様
に形成する(第7図C)。 次に、半導体層F5上に、ゲート電極Gを、実施例2−
1の場合と同様に形成する(第7図D)。 次に、半導体層F5上に、半導体層L6を、実施例2−
1の場合と同様に形成し、よって、けでGを埋設し且つ
ゲート電極Gとの間でショットキ接合Jを形成している
半導体層L1を形成する(第7図E)。 次に、半導体層F1上に、半導体層L2を、上述した実
施例2−1の場合と同様に形成する(第7図F)。 次に、半導体層L2の半導体層F1側とは反対側の面上
、及び半導体層L3の半導体層F4側とは反対側の面上
に、それぞれ電極E1、及びF2を、上述した実施例2
−1の場合と同様に形成する。 このようにして、第5図に示す本発明によるショットキ
接合型電界効果トランジスタの第4の実施例を得る。 以上が、第5図に示す本発明によるショットキ接合型電
界効果トランジスタの第4の実施例の製法の実施例であ
る。 このような本発明によるショットキ接合型電界効果トラ
ンジスタの製法の実施例によれば、上述したところから
明らかなように、極めて簡単な工程で、第5図に示す本
発明による、特徴あるショットキ接合型電界効果トラン
ジスタを容易に製造することができる、という特徴を有
する。 なお、上述においては、本発明によるショットキ接合型
電界効果トランジスタにつき、4つの実施例を示したに
止まり、また、本発明によるショットキ接合型電界効果
トランジスタの製法につき、2つの実施例を示したに止
まり、例えば、半導体層L1、L2及びり、3をI n
GaAs系またはInGaASP系でなるものとし、そ
してこのとき半導体層L4をInPでなるものとするな
ど、本発明によるショットキ接合型電界効果トランジス
タ及びその製法のそれぞれにつき本発明の精神を脱する
ことなしに、種々の変型、変更をなし得るであろう。 4、図面の簡単な説明 第1図は、従来のショットキ接合型電界効果トランジス
タを示す路線的断面図である。 第2図は、本発明によるショットキ接合型電界効果トラ
ンジスタの第1の実施例を示す路線的断面図である。 第3図は、第2図に示す本発明によるショットキ接合型
電界効果トランジスタの第1の実施例における半導体層
L1及びL4の■ネルギバンド図である。 第4図は、第2図に承り本発明によるショットキ接合型
電界効果トランジスタの第1の実施例における半導体層
L4がA I G、al、、XA sでなる半導体層で
あるときの、そのXに対する半導体層L4及び11間の
伝導帯の底の差ΔE0係を示す図である。 第5図は、本発明によるショットキ接合型電界効果トラ
ンジスタの第4の実施例を示す路線的断面図である。 第6図は、第2図に示す本発明によるショットキ接合型
電界効果トランジスタの第1の実施例を製造する本発明
によるショットキ接合型電界効果トランジスタの製法の
実施例を示す、順次の工程における路線的断面図である
。 第7図は、第5図に示す本発明によるショットキ接合型
電界効果トランジスタの第4の実施例を製造する本発明
によるショットキ接合型電界効果トランジスタの製法の
実施例を示す、順次の工程における路線的断面図である
。 し1〜[4・・・・・・半導体層 15、L6・・・・・・半導体層L1を構成している半
導体層 G・・・・・・・・・・・・・・・・・・ゲート電極0
・・・・・・・・・・・・・・・・・・ゲート電極0の
電極素子J、j1.j2 ・・・・・・・・・・・・・・・・・・ショットキ接合
E1.E2・・・・・・電極 出願人 日本電信電話公社
FIG. 1 is a cross-sectional view showing a conventional square junction field effect transistor. FIG. 2 is a cross-sectional view showing a first embodiment of a Schottky junction field effect transistor according to the present invention. FIG. 3 is a diagram showing the relationship between the semiconductor layer 11 and L4, which are the main parts thereof, in terms of energy bands. In FIG. 4, the main part of the semiconductor layer L4 is AlxGa1-X
FIG. 7 is a diagram showing the relationship between the difference in the bottom of the conduction band between the semiconductor layers L4 and L1 with respect to X when the semiconductor layer is made of AS. FIG. 5 is a cross-sectional view showing a second embodiment of the Schottky junction field effect transistor according to the present invention. FIG. 6 shows a sequential sequence of steps illustrating a first embodiment of a method for manufacturing a Schottky junction field effect transistor according to the present invention to produce a first embodiment of a Schottky junction field effect transistor according to the present invention shown in FIG. It is a line sectional view in a process. FIG. 7 shows a sequential sequence of steps illustrating a second embodiment of a method for manufacturing a Schottky junction field effect transistor according to the present invention to produce a second embodiment of a Schottky junction field effect transistor according to the present invention shown in FIG. It is a line sectional view in a process. L1 to L4...Semiconductor layer L5. L6...Semiconductor layer G constituting semiconductor BL1...Gate electrode Q
・・・・・・・・・・・・・・・ Electrode element J of gate electrode G, j1. j2 ・・・・・・・・・・・・・・・Schottky junction E1; E2・・・Electrode applicant Nippon Telegraph and Telephone Public Corporation agent Patent attorney Masaharu Tanaka No. 3 No. 1111 ◆ Uchisaiwaicho 1-1-6 Name
(422) Nippon Telegraph and Telephone Public Corporation Representative Tsune Shinfuji 4, Agent address 5-7 Kojimachi, Chiyoda-ku, Tokyo 102
Hidekazu Kioicho TBR No. 820 No. 5, Date of amendment order Voluntary amendment 6, Number of inventions increased by amendment None 7, Subject of amendment Full details of the specification (corrected full text), Title of invention Schottky junction field effect transistor and The manufacturing method thereof, Claim 1, comprising a first semiconductor layer having a first conductivity type or a second conductivity type opposite to the first conductivity type and having a relatively high specific resistance; A gate having a plurality of electrode elements arranged at required intervals in a direction along the surface of the first semiconductor layer, and forming a Schottky junction with the first semiconductor layer. An electrode is buried on one surface of the first semiconductor layer, with or through a second semiconductor layer having the same conductivity type as the first semiconductor layer and having a relatively low specific resistance. a third semiconductor layer having the same conductivity type as the first semiconductor layer and a relatively low resistivity on the other surface of the first semiconductor layer; In a Schottky junction field effect transistor in which a second electrode is formed with or without intervening, between the first semiconductor layer and the second semiconductor layer or the first electrode, or between the first semiconductor layer and the second semiconductor layer or the first electrode; 1 semiconductor layer and the third semiconductor layer
or the second electrode, the first semiconductor layer has the same conductivity type as the first semiconductor layer and has a relatively low resistivity, and the first semiconductor layer has the first conductivity type. The first semiconductor layer side has a conduction band bottom higher than that of the first semiconductor layer, or has a conduction band bottom higher than that of the first semiconductor layer, or A Schottky junction field effect transistor characterized in that a fourth semiconductor layer having a valence band peak lower than that of the semiconductor layer is interposed. 2. On the fifth semiconductor layer having the first conductivity type or a second conductivity type opposite to the first conductivity type and having a relatively high specific resistance, a required interval is formed in the direction along the surface of the fifth semiconductor layer. a step of forming a gate electrode having a plurality of electrode elements arranged so as to maintain the same and forming a first horizontal junction with the fifth semiconductor layer; A second Schottky junction is formed on the semiconductor layer, having the same conductivity type and relatively high resistivity, and embedding the gate electrode to form a second Schottky junction with the gate electrode. 6 is formed to bury the gate electrode and to form the first semiconductor layer between the gate electrode and the first semiconductor layer.
and a second Schottky junction, forming a first semiconductor layer composed of the fifth and sixth semiconductor layers forming a Schottky junction, and forming a first semiconductor layer of the same conductivity type as the fifth and sixth semiconductor layers on the first semiconductor layer. and has a relatively low specific resistance, depending on whether the first semiconductor layer has a first conductivity type or a second conductivity type. forming a fourth semiconductor layer having a conduction band bottom higher than that of the first semiconductor layer or having a valence band top lower than that of the first semiconductor layer; A method for manufacturing a Schottky junction field effect transistor, comprising the steps of: 3. In the method for manufacturing a Schottky junction field effect transistor according to claim 2, in the step of forming the M6 semiconductor layer, the sixth semiconductor layer is formed into a semiconductor layer made of GaAS by vapor phase growth. and forming the fourth semiconductor layer, the step of forming the fourth semiconductor layer.
A semiconductor layer of AlxGa1-xAs (0<x<1) is grown by vapor phase growth using organic aluminum gas.
A method for manufacturing a Schottky junction field effect transistor, characterized in that it is formed in a semiconductor layer consisting of: 4. A method for manufacturing a Schottky junction field effect transistor according to claim 3, characterized in that trimethylaluminum gas or triethylaluminum gas is used as the organic aluminum gas. 5. On a third semiconductor layer having a first conductivity type or a second conductivity type opposite to the first conductivity type and having a relatively low specific resistance, a layer having the same conductivity type as the first conductivity type and a comparatively low resistivity. forming a fourth semiconductor layer having a relatively low specific resistance, and having the same conductivity type as the fourth semiconductor layer and a relatively high specific resistance; The bottom of the conduction band is lower than that on the side of the fourth semiconductor layer opposite to the third semiconductor layer, depending on whether the fourth semiconductor layer has the first conductivity type or the second conductivity type. or having a higher valence band peak than the side of the fourth semiconductor layer opposite to the third semiconductor layer; A first Schottky junction is formed between the fifth semiconductor layer and the fifth semiconductor layer, having a plurality of electrode elements arranged at required intervals in the direction along the surface of the fifth semiconductor layer. a step of forming a gate electrode having the same conductivity type as the fifth semiconductor layer and a relatively high specific resistance, and burying the gate electrode between the fifth semiconductor layer and the fifth semiconductor layer; forming a sixth semiconductor layer forming a second Schottky junction, burying the gate electrode and forming a Schottky junction consisting of the first and second Schottky junctions between the sixth semiconductor layer and the gate electrode; forming a first semiconductor layer made up of the fifth and sixth semiconductor layers. 6. In the method for manufacturing a Schottky junction field effect transistor according to claim 5, in the step of forming the fourth semiconductor layer, the fourth semiconductor layer is formed by vapor phase growth using organic aluminum gas. By law, Alx
In the step of forming the fifth semiconductor layer, the fifth semiconductor layer is formed of Ga1-x As (0<X<1).
In the step of forming a semiconductor layer made of GaAS by a vapor phase epitaxy method and forming the sixth semiconductor layer, the sixth semiconductor layer is formed by a GaAS semiconductor layer by a vapor phase epitaxy method.
A method for manufacturing a Schottky junction field effect transistor, characterized in that it is formed in a semiconductor layer made of aAS. 7. A method for manufacturing a Schottky junction field effect transistor according to claim 6, characterized in that trimethylaluminum gas is used as the organic aluminum gas. 3. Detailed Description of the Invention Field of the Invention The present invention relates to a semiconductor layer having a first conductivity type or a second conductivity type opposite to the first conductivity type and having a relatively high specific resistance. In the semiconductor layer, a plurality of electrode elements are arranged at required intervals in the direction along the surface of the semiconductor layer, and a Schottky junction is formed between the electrode elements and the semiconductor layer. The present invention relates to a Schottky junction field effect transistor having a structure in which a gate electrode forming a Schottky junction with a semiconductor layer is buried, and to improvements in a manufacturing method thereof. 11th Group Oninao I As a Schottky junction field effect transistor having the above-described structure, one having the structure described below with reference to FIG. 1 has been proposed. That is, it has n-type and has an impurity S degree of 1012~
11016atO/Cm3 has a semiconductor layer L1 made of, for example, GaAS and has a relatively high resistivity. Therefore, the semiconductor layer 1 has a plurality of electrode elements q arranged at required intervals in the direction along the surface thereof, and there is a connection between each of the electrode elements q and the semiconductor layer L.
For example, W forming a Schottky junction J with 1.
, MO, metals such as Pt, or Ti-W compounds, Ti
- A comb-shaped gate electrode G made of a metal compound such as W silicide is buried. In addition, although it has the same n-type as the semiconductor layer L1 on one side (the upper surface in the figure) of the semiconductor layer L1, it has a relatively low specific resistance such that the impurity concentration is higher than T1018 atoms/co+3. A semiconductor layer L2 made of, for example, GaAs is formed, and on the other hand, the semiconductor layer L2
An electrode E1 is ohmically attached thereto. Furthermore, the other surface (lower surface in the figure) of the semiconductor layer L1
The upper layer has the same n-type as the semiconductor layer L1, but the impurity concentration is 10atOIIl/Cl11.
A semiconductor layer L3 made of GaAs, for example, is formed similarly to the semiconductor layer L2, and has a relatively low resistivity of 3 mm or more. An electrode E2 is ohmically attached to the surface. The above is the configuration of the conventionally proposed Schottky junction field effect transistor. Note that the Schottky junction field effect transistor having such a configuration is actually manufactured by the following method. That is, although detailed illustrations and detailed explanations are omitted, the above-mentioned semiconductor layer L1 is placed on the semiconductor substrate as the above-mentioned semiconductor layer L3.
A semiconductor layer L5 (not shown) is formed on the semiconductor layer L5 (not shown), and then the above-mentioned gate electrode G is formed on the semiconductor layer L5, and the above-mentioned Schottky layer is formed between the semiconductor layer L5 and the semiconductor layer L5 (not shown). A semiconductor layer 16 (not shown) is formed to form a Schottky junction j1 constituting the junction J, and then a semiconductor layer 16 (not shown) is formed on the semiconductor layer L5 to form a half of the semiconductor layer L1 on the side opposite to the semiconductor layer L3 side. is a Schottky junction j2 that buries the gate electrode G and forms a Schottky junction J between it and the gate electrode G.
The above-described semiconductor layer L1 is formed by forming the semiconductor layer L1, and then the above-described semiconductor layer L2 is formed on the semiconductor layer L1.
Then, on the semiconductor layer L2 and 13% of the semiconductor layer
An electrode E is provided on the surface opposite to the semiconductor layer L1 side.
1 and E2, the conventional Schottky junction field effect transistor described above in FIG. 1 is manufactured. According to the configuration of the conventional Schottky junction field effect transistor described above in FIG.
If you connect a DC power source with the electrode E2 side positive, the electrode E2
acts as a train electrode, the semiconductor layer L3 acts as a semiconductor layer for electrode material, the semiconductor layer L1 acts as an active layer, the semiconductor layer L2 acts as a semiconductor layer for electrode material, and the electrode E1 acts as a source electrode.
A semiconductor layer 3 is applied to the region between adjacent electrode elements 0 of the gate electrode G of the semiconductor layer L1 from the electrode E2 side, and a semiconductor layer L2 is applied to the region between the adjacent electrode elements 0 of the gate electrode G of the semiconductor layer L1. A current flows through the electrodes in order toward the electrode E1 side. In addition, if a DC power source with the electrode E1 side positive is connected between the electrodes E1 and 12, the electrode E1 is the drain electrode, the semiconductor layer L3 is the semiconductor layer for electrode material, the semiconductor layer L1 is the active layer, and the semiconductor layer L2 is the drain electrode. The semiconductor layer for electrode material, the electrode F2 acts as a source N pole, and the semiconductor layer [2
, the region between the adjacent electrode elements 0 of the gate electrode G of the semiconductor layer [1, and the semiconductor layer L3 in order, and a current flows toward the electrode E2 side. Furthermore, if a control I lightning voltage is applied between the electrode E1 or E2 and the gate electrode G, the control voltage is applied between the semiconductor layer L1 and the gate electrode G via the semiconductor layers L2 and Ll or the semiconductor layers L3 and Ll. Since it is applied across the Schottky junction J formed between the electrode element Q,
In the region between the adjacent electrode elements 0 of the gate electrode G of the semiconductor layer L1, the adjacent electrode elements Q of the semiconductor layer L1 and the gate electrode G are provided.
The depletion layer expanding from the Schottky junction J formed between (including cases), it expands. Therefore, according to the conventional Schottky junction field effect transistor shown in FIG. 1, a load is connected between electrodes E1 and 12 via a DC power supply, and
If a control voltage is applied between the control voltage and the gate electrode G, a current controlled according to the polarity and value of the control voltage (including when the value is zero) can be supplied to the load. A function as an effect transistor can be obtained. However, in the case of the conventional Schottky junction field effect transistor shown in FIG. 1, although it can function as a field effect transistor and has good high frequency characteristics, it has certain limitations. The reason is as follows. That is, in the case of the conventional Schottky junction field effect transistor shown in FIG. 1, its high frequency characteristic figure of merit f□ As described above, when the time taken for electrons to travel across the semiconductor layer L1 when a current flows through the semiconductor layer L1 is τ, it is expressed as f,=1/2πτ. Therefore, the shorter the time for electrons traveling across the semiconductor layer L1 to travel across the semiconductor layer L1, the better the high frequency characteristics are. However, in the case of the conventional Schottky junction field effect transistor shown in FIG.
When the current flowing through electrode 1 is a current flowing from the electrode E2 side to the electrode tIiEl side, the electrons traveling across the semiconductor layer L1 from the semiconductor layer L2 side to the semiconductor layer L3 side are applied between the electrodes E1 and 12. Due to the voltage of the DC power supply, the electric field generated in the semiconductor layer L1 causes the semiconductor layer L
However, since the semiconductor layer L1 is only connected to the semiconductor layer L2 having a low resistivity on the electrode E2 side, the semiconductor layer L1 is accelerated from the E2 side to the semiconductor layer L3 side. This is because the electrons traveling across the semiconductor layer L1 are only accelerated from a state where their initial velocity is zero, and therefore, in this case, it took half the time for the electrons to travel across the semiconductor layer L1. Further, as described above, when the current flowing through the semiconductor layer L1 is a current flowing from the electrode E1 side to the electrode E2 side, the electrons traveling across the semiconductor layer L1 from the semiconductor layer L3 side to the semiconductor layer L2 side are The electric field generated in the semiconductor layer L1 by the voltage of the DC power supply applied between E1 and E12 accelerates the semiconductor layer L2 from the semiconductor layer L3 side. Electrode E1
Since the semiconductor layer L2 having a low resistivity is only connected to the side, the electrons traveling across the semiconductor layer L1 are accelerated from the initial velocity of zero, as described above. Therefore, in this case as well, the semiconductor layer L
This is because it takes a relatively long time for electrons traveling across the semiconductor layer L1 to travel across the semiconductor layer L1. According to the object of the present invention, the present invention provides a field effect transistor having significantly better high frequency characteristics than the conventional Schottky junction field effect transistor described above in FIG. This paper aims to propose a new Schottky junction field effect transistor and its manufacturing method. DISCLOSURE OF THE INVENTION According to the Schottky junction field effect transistor according to the present invention, as in the case of the conventional Schottky junction field effect transistor described above in FIG. A first semiconductor layer having an opposite second conductivity type and a relatively high specific resistance, and arranged within the first semiconductor layer at a required interval in a direction along the surface of the first semiconductor layer. A gate electrode having a plurality of electrode elements formed therein and forming a Schottky junction with the first semiconductor layer is buried; A first electrode is formed with or without a second semiconductor layer having the same conductivity type as the semiconductor layer and a relatively low resistivity, and a first electrode is further formed on the other surface of the first semiconductor layer. The second electrode is formed with or without a third semiconductor layer having the same conductivity type as the first semiconductor layer and a relatively low resistivity. However, in the Schottky junction field effect transistor according to the present invention, there is a gap between the first semiconductor layer and the second semiconductor layer or the first electrode, or between the Ml semiconductor layer and the third semiconductor layer or the second electrode. has the same conductivity type as the first semiconductor layer and has a relatively low resistivity, and the first semiconductor layer has the first conductivity type or the second conductivity type. Depending on whether the first semiconductor layer side has a conduction band bottom higher than that of the first semiconductor layer or a valence band top lower than that of the first semiconductor layer, A fourth semiconductor layer is inserted therein. According to the Schottky junction field effect transistor according to the present invention, as in the case of the conventional Schottky junction field effect transistor described above in FIG. If a load is connected to the gate electrode and a control voltage is applied between the first or second electrode and the gate electrode, a current will be controlled according to the polarity and value of the control voltage (even if the value is zero). ) can be supplied to the load as a field effect transistor. Also, as in the case of the conventional Schottky junction field effect transistor described above in FIG. 1, when a current flows across the first semiconductor layer, electrons traveling across the first semiconductor layer As in the case of the conventional Schottky junction field effect transistor, which reached 100 in FIG. is accelerated by However, in the case of the Schottky junction field effect transistor according to the present invention, between the first semiconductor layer and the second semiconductor layer or the first electrode, or between the first semiconductor layer and the third
or the second electrode, the first semiconductor layer has the same conductivity type as the first semiconductor layer and has a relatively low specific resistance, and the first semiconductor layer has the first conductivity type. On the first semiconductor layer side, the bottom of the conduction band is higher than that of the first semiconductor layer, or the bottom of the conduction band is higher than that of the first semiconductor layer, depending on whether the semiconductor layer has the conductivity type or the second conductivity type. Since the fourth semiconductor layer having a low valence band peak is inserted, electrons or holes from the fourth semiconductor layer are transferred to the first semiconductor layer side of the fourth semiconductor layer. The electron beam enters the first semiconductor layer with energy depending on the difference between the bottom of the conduction band or the top of the valence band between the electron beam and the first semiconductor layer, and is accelerated within the first semiconductor layer. Therefore, the time taken for electrons or holes to travel across the first semiconductor layer is
Since it is much shorter than the conventional Schottky junction field effect transistor described above in FIG. 1, the function as a field effect transistor is It has the characteristic that it can be obtained as having significantly better high frequency characteristics compared to the conventional method. Further, according to the first manufacturing method of the Schottky junction field effect transistor according to the present invention, the Schottky junction field effect transistor has a first conductivity type or a second conductivity type opposite to the first conductivity type, and has a relatively high specific resistance. A first Schottky junction is formed between the fifth semiconductor layer and the fifth semiconductor layer, and a plurality of electrode elements arranged at required intervals in the direction along the surface of the fifth semiconductor layer. A process of forming a gate electrode having the same conductivity type as the fifth semiconductor layer and a relatively high specific resistance, and embedding a gate N pole to form the gate electrode. a sixth semiconductor layer forming a second Schottky junction therebetween, burying the gate electrode, and forming a Schottky junction consisting of the first and second Schottky junctions between the gate electrode and the gate electrode; a step of forming a first semiconductor layer consisting of a fifth and a sixth semiconductor layer having the same conductivity type and a relatively low resistivity on the first semiconductor layer; Depending on whether the semiconductor layer has the first conductivity type or the second conductivity type, the conduction band bottom on the first semiconductor layer side is higher than that of the first semiconductor layer. or forming a fourth semiconductor layer having a lower valence band peak than the first semiconductor layer. Further, according to the second manufacturing method of the Schottky junction field effect transistor according to the present invention, the Schottky junction field effect transistor has a first conductivity type or a second conductivity type opposite to the first conductivity type, and has a relatively low specific resistance. forming a fourth semiconductor layer having the same conductivity type and relatively low resistivity on the third semiconductor layer having the same conductivity type; In addition, the third semiconductor of the fourth semiconductor layer has a relatively high specific resistance, and depending on whether the fourth semiconductor layer has the first conductivity type or the second conductivity type. The layer side has a lower conduction band bottom than the side opposite to the third semiconductor layer side, or the third semiconductor layer side of the fourth semiconductor layer has a higher valence band top than the side opposite to the third semiconductor layer side. a step of forming a fifth semiconductor layer; a step of forming a fifth semiconductor layer; a step of forming a gate electrode forming a first Schottky junction therebetween; and burying the gate electrode on a fifth semiconductor layer having the same conductivity type and relatively high resistivity. a sixth semiconductor layer forming a second Schottky junction with the gate electrode, burying the gate electrode and forming a first and second Schottky junction between the gate electrode; and forming a first semiconductor layer including fifth and sixth semiconductor layers forming a Schottky junction. According to the first and second manufacturing methods of the Schottky junction field effect transistor according to the present invention, the characteristic Schottky junction field effect transistor according to the present invention described above can be easily manufactured. have First, a preferred embodiment of the Schottky junction field effect transistor according to the present invention will be described. Example 1-1 FIG. 2 shows a first example of a Schottky junction field effect transistor according to the present invention. In FIG. 2, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted. A first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. It has a relatively low resistivity of 8 atoms/cm3 or more in terms of impurity concentration, and as shown in FIG. For example, A lx Ga1-x which has the bottom of the conduction band
It has the same structure as the conventional Schottky junction field effect transistor described above with reference to FIG. 1, except that a semiconductor layer L4 made of AS (0<X<1) is interposed. In this case, the difference ΔEc between the semiconductor layer L1 side of the semiconductor layer L4 and the semiconductor layer L4 side of the semiconductor layer L1 as seen at the bottom of the conduction band is, as shown in FIG. 4, AI Ga1. A.S.
It takes the value of x according to the value of x. The above is the configuration of the first embodiment of the Schottky junction field effect transistor according to the present invention. According to this configuration, except for the matters mentioned above, it has the same configuration as the conventional Schottky junction field effect transistor described above in FIG. As in the case of the conventional Schottky junction field effect transistor described above, a load is connected between electrodes E1 and 12 via a DC power supply, and electrode E1
Alternatively, by applying a control voltage between E2 and the gate electrode G, a current controlled according to the polarity and value of the control voltage can be supplied to the load. Further, according to the Schottky junction field effect transistor according to the present invention shown in FIG. 2, as in the case of the conventional Schottky junction field effect transistor described above in FIG.
When a current flows across the semiconductor layer L1, electrons traveling across the semiconductor layer L1 are transferred to the electrodes E1 and 12.
Acceleration is caused by an electric field generated within the semiconductor layer L1 by the voltage of the DC power supply applied between them. However, in the case of the Schottky junction field effect transistor according to the invention shown in FIG. A semiconductor layer L4 having a conduction band bottom higher than that of the semiconductor layer L1 on the semiconductor layer L1 side is inserted between the semiconductor layer L1 and the semiconductor layer L2.
, electrons enter the semiconductor layer L1 with energy corresponding to the difference ΔE in the bottom of the conduction band between the semiconductor layer L1 side of the semiconductor layer L4 and the semiconductor layer L1, and are accelerated within the semiconductor layer L1. . Therefore, the time between electrons traveling across the semiconductor layer L1 and between the FRs traveling across the semiconductor layer L1 is significantly shorter than in the case of the conventional Schottky junction field effect transistor described above in FIG. Therefore, it has the feature that it can function as a field effect transistor with much better high frequency characteristics than the conventional Schottky junction field effect transistor described above in FIG. . Example 1-2 Next, a second example of the Schottky junction field effect transistor according to the present invention will be described. The second embodiment of the Schottky junction field effect transistor according to the present invention has the structure of the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. semiconductor layer 1,
L2, [3 and L4 are p-type instead of n-type,
Accordingly, as shown in FIG. 3, the semiconductor layer L4 has a lower valence band peak on the semiconductor layer L1 side than on the semiconductor layer L1 side (the difference between them is 8E). The structure is similar to that of the first embodiment according to the invention shown in FIG. 2, except for the following. The above is the configuration of the second embodiment of the Schottky junction field effect transistor according to the present invention. According to the Schottky junction field effect transistor having such a configuration, it is the same as the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. 2, except for the matters mentioned above. Although a detailed explanation will be omitted since the structure is as follows, in accordance with the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. Semiconductor layer L1 with energy corresponding to the difference ΔEv of the bottom of the valence band between the semiconductor layer L1 side of L4 and the semiconductor layer L1.
and is accelerated within the semiconductor layer L1. Therefore, in the conventional Schottky junction field effect transistor described above in FIG. Since the time is significantly shorter than that of a Schottky junction field effect transistor in which the field effect transistor is p-type, it has the characteristic that it can function as a field effect transistor with good high frequency characteristics. Yutaka Tomonao Uni 3 Next, a third embodiment of the Schottky junction field effect transistor according to the present invention will be described. The third embodiment of the Schottky junction field effect transistor according to the present invention has the structure of the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. The structure is similar to that of the first embodiment of the present invention shown in FIG. 2, except that the semiconductor layer L2 is omitted. The above is the configuration of the second embodiment of the Schottky junction field effect transistor according to the present invention. According to the Schottky junction field effect transistor having such a configuration, it is the same as the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. 2, except for the matters mentioned above. The details are as follows. Although the description will be omitted, this embodiment is characterized in that the same effects as in the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. 2 can be obtained. Example 1-4 Next, a fourth example of the Schottky junction field effect transistor according to the present invention will be described. A fourth embodiment of the Schottky junction field effect transistor according to the present invention, as shown in FIG. 5, has the structure of the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. The semiconductor layer L4 is interposed between the semiconductor layers L1 and L3 instead of being interposed between the semiconductor layers L1 and L2.
It has the same configuration as the first embodiment according to the present invention shown in the figure. The above is the configuration of the fourth embodiment of the Schottky junction field effect transistor according to the present invention. According to the Schottky junction field effect transistor having such a configuration, it is the same as the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. 2, except for the matters mentioned above. Although a detailed explanation will be omitted, the Schottky junction field effect transistor according to the invention described above in FIG. This embodiment is characterized in that the same effects as in the first embodiment can be obtained. Next, a preferred embodiment of the method for manufacturing a Schottky junction field effect transistor according to the present invention will be described. Example 2-1 FIG. 6 shows an example of a method for manufacturing a Schottky junction field effect transistor according to the present invention for manufacturing the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. In FIG. 6, parts corresponding to those in FIG. 2 are designated by the same reference numerals, and detailed description thereof will be omitted. The embodiment of the method for manufacturing the Schottky junction field effect transistor according to the present invention shown in FIG. 6 involves the following sequential steps. That is, a semiconductor substrate made of GaAS (hereinafter referred to as semiconductor layer L3 for simplicity) is prepared as the semiconductor layer L3 (FIG. 6A). Then, on the semiconductor layer L3, a semiconductor layer L5, which is the half of the semiconductor layer [1 on the semiconductor layer L3 side], is formed of GaAS by a vapor phase growth method that is known per se. Figure B) Next, a gate electrode G is placed on the semiconductor layer L5, and a Schottky junction is formed between it and the semiconductor layer L5.
1 by a method known per se (FIG. 6C). Next, the semiconductor layer L3 of the semiconductor layer L1 is placed on the semiconductor layer L5.
The semiconductor layer [6, which is the half on the opposite side, is formed of GaAS by vapor phase epitaxy so as to form a Schottky junction j2 between it and the gate electrode G. A semiconductor layer L consisting of semiconductor layers L5 and L6, in which a gate electrode G is embedded and the above-mentioned Schottky junction is formed between the layer L3 and the gate electrode G.
1 (Fig. 6D). In this case, the vapor phase growth method uses a mixed gas of trimethyl gallium gas or triethyl gallium gas as a raw material gas, arsine (AsH3) gas as a raw material gas, and hydrogen as a carrier gas. The flow rate was set to 41/min, trimethyl gallium gas or triethyl gallium gas and alumin gas as source gases were set to 4 3 × 10 molar fraction and 3 × 10' molar fraction, respectively, to the mixed gas, and the temperature was set to 600 molar fraction. It is possible to use a vapor phase growth method at a temperature of ~700°C. Next, a semiconductor layer L4 is formed on the semiconductor layer L1 by vapor phase growth using A I Ga1-x As (O<x<1).
(Fig. 6E). In this case, the vapor phase growth method uses melimethylgallium gas or triethylgallium gas as a raw material gas, trimethylaluminum gas or triethylaluminum gas as a raw material gas, arsine gas as a raw material gas, and selenium as an n-type impurity gas. A mixed gas of hydrogen chloride gas and hydrogen as a carrier gas is used with a flow rate of hydrogen as a carrier gas of 41/min, trimethyl gallium gas or trimethyl gallium gas, trimethyl aluminum gas or triethyl aluminum gas as a raw material gas, and Arsine gas was added to the mixed gas at a mole fraction of 3 x 10, 2 x 10', 4 and 3 x 10 to 3 x 10', respectively, and hydrogen selenide gas was used as an n-type impurity gas. It is possible to use a vapor phase growth method with a mole fraction of 10-7 and a temperature of 600 to 700°C. Next, a semiconductor layer L2 made of GaAS is formed on the semiconductor layer F4 by a vapor phase growth method (FIG. 6F). The vapor phase growth method in this case may be the same vapor phase growth method as that used for forming the semiconductor layer L5. Next, an electrode E1 is placed on the surface of the semiconductor layer L2 opposite to the semiconductor layer F4 side and on the surface of the semiconductor layer L3 opposite to the semiconductor layer F1 side by a method known per se.
, and F2. In this way, the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. 2 is obtained. The above is an example of the manufacturing method of the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. According to this embodiment of the method for manufacturing a Schottky junction field effect transistor according to the present invention, as is clear from the above, the characteristic Schottky junction field effect transistor according to the present invention shown in FIG. It has the characteristic that field effect transistors can be easily manufactured. In addition, in this case, the semiconductor layers L6, F4, and F2 are treated with organic gallium gas (trimethyl gallium gas or triethyl gallium gas in the case of the above example), organic aluminum gas (trimethyl aluminum gas in the case of the above example), respectively, as described above. gas or triethylaluminum gas)
, and organic gallium gas (in the above example, trimethyl gallium gas or triethyl gallium gas), after forming the semiconductor layer L6, organic gallium gas is replaced with organic aluminum gas. The semiconductor layer L4 can be formed by simply adding
Furthermore, the semiconductor th layer L2 can be formed by simply stopping the use of organic aluminum gas after forming the semiconductor layer L4, so that the Schottky junction field effect transistor according to the present invention shown in FIG. It has the characteristic that it can be manufactured more easily. Example 2-2 Next, with reference to FIG. 7, a method for manufacturing a Schottky junction field effect transistor according to the present invention for manufacturing a fourth embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. 5 will be explained. Let's give an example. In FIG. 7, the same reference numerals as in FIG. 5 are used to omit detailed explanation. The embodiment of the method for manufacturing the Schottky junction field effect transistor according to the present invention shown in FIG. 7 involves the following sequential steps. That is, as in the case of Example 1-2 described above, a semiconductor substrate made of GaAS (hereinafter referred to as semiconductor layer L3 for simplicity) as semiconductor layer L3 is prepared (FIG. 7A). However, on the semiconductor layer F3, the semiconductor layer L4 is formed of Alx Ga1-x As (Q<x1) by the vapor phase growth method, as in the case of Example 2-1 described above. (FIG. 7B) Next, a semiconductor layer L5 is formed on the semiconductor layer F5 in the same manner as in Example 2-1 described above (FIG. 7C). Next, a gate electrode G is formed on the semiconductor layer F5 in Example 2-
It is formed in the same manner as in case 1 (FIG. 7D). Next, a semiconductor layer L6 is formed on the semiconductor layer F5 in Example 2-
A semiconductor layer L1 is formed in the same manner as in case 1, thus burying the gate electrode G and forming a Schottky junction J with the gate electrode G (FIG. 7E). Next, a semiconductor layer L2 is formed on the semiconductor layer F1 in the same manner as in Example 2-1 described above (FIG. 7F). Next, electrodes E1 and F2 are provided on the surface of the semiconductor layer L2 opposite to the semiconductor layer F1 side, and on the surface of the semiconductor layer L3 opposite to the semiconductor layer F4 side, respectively.
It is formed in the same way as in the case of -1. In this way, a fourth embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. 5 is obtained. The above is an example of the manufacturing method of the fourth embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. According to this embodiment of the method for manufacturing a Schottky junction field effect transistor according to the present invention, as is clear from the above, the characteristic Schottky junction field effect transistor according to the present invention shown in FIG. It has the characteristic that field effect transistors can be easily manufactured. In addition, in the above description, only four embodiments of the Schottky junction field effect transistor according to the present invention have been shown, and two embodiments have been shown regarding the manufacturing method of the Schottky junction field effect transistor according to the present invention. For example, the semiconductor layers L1, L2 and 3 are I n
Without departing from the spirit of the present invention, each of the Schottky junction field effect transistor and its manufacturing method according to the present invention may be made of a GaAs-based or InGaASP-based material, and in this case, the semiconductor layer L4 may be made of InP. , various modifications and changes may be made. 4. Brief Description of the Drawings FIG. 1 is a cross-sectional view showing a conventional Schottky junction field effect transistor. FIG. 2 is a cross-sectional view showing a first embodiment of a Schottky junction field effect transistor according to the present invention. FIG. 3 is an energy band diagram of the semiconductor layers L1 and L4 in the first embodiment of the Schottky junction field effect transistor according to the present invention shown in FIG. FIG. 4 shows, in accordance with FIG. 2, the X FIG. 3 is a diagram showing the difference ΔE0 between the conduction band bottoms between the semiconductor layers L4 and 11 with respect to FIG. FIG. 5 is a cross-sectional view showing a fourth embodiment of the Schottky junction field effect transistor according to the present invention. FIG. 6 shows a route in sequential steps showing an embodiment of a method for manufacturing a Schottky junction field effect transistor according to the present invention for manufacturing a first embodiment of a Schottky junction field effect transistor according to the present invention shown in FIG. FIG. FIG. 7 shows a route in sequential steps illustrating an embodiment of a method for manufacturing a Schottky junction field effect transistor according to the present invention for manufacturing a fourth embodiment of a Schottky junction field effect transistor according to the present invention shown in FIG. FIG. 1 to [4... Semiconductor layer 15, L6... Semiconductor layer G constituting semiconductor layer L1......・Gate electrode 0
・・・・・・・・・・・・・・・ Electrode element J of gate electrode 0, j1. j2 ・・・・・・・・・・・・・・・Schottky junction E1. E2・・・・・・Electrode applicant Nippon Telegraph and Telephone Public Corporation

Claims (1)

【特許請求の範囲】 1、第1の導電型または第1の導電型とは逆の第2の導
電型を有し且つ比較的高い比抵′抗を有する第1の半導
体層を有し、 上記第1の半導体層内に、その面に沿う方向に所要の間
隔を保って配列されている複数の電極素子を有し且つ上
記第1の半導体層との間でショットキ接合を形成してい
るゲート電極が埋設され、 上記第1の半導体層の一方の面上に、上記第1の半導体
層と同じ導電型を有し且つ比較的低い比抵抗を有する第
2の半導体層を介してまたは介することなしに第1の電
極が形成され、 上記第1の半導体層の他方の面上に、上記第1の半導体
層と同じ導電型を有し且つ比較的低い比抵抗を有する第
3の半導体層を介してまたは介することなしに第2の電
極が形成されているショットキ接合型電界効果トランジ
スタにおいて、 上記第1の半導体層と上記第2の半導体層または上記第
1の電極との間、または上記第1の半導体層と上記第3
の半導体層または上記第2の電極との間に、上記第1の
半導体層と同じ導電型を有し且つ比較的低い比抵抗を有
するとともに、上記第1の半導体層が第1の導電型を有
しているか第2の導電型を有しているかに応じて、上記
第1の半導体層側において、上記第1の半導体層に比し
高い伝導帯の底を有しているかまたは上記第1の半導体
層に比し低い価電子帯の頂を有している第4の半導体層
が介挿されていることを特徴とするショットキ接合型電
界効果トランジスタ。 2、第1の導電型または第1の導電型とは逆の第2の導
電型を有し且つ比較的高い比抵抗を有する第5の半導体
層上に、その面に沿う方向に所要の間隔を保って配列さ
れている複数の電極素子を有し且つ上記第5の半導体層
との間で第1のショットキ接合を形成しているゲート電
極を形成する工程と、 上記第5の半導体層上に、それと同じ導電型を有し且つ
比較的高い比抵抗を有しづ゛るとともに、上記ゲート電
極を埋設して当該ゲート電極との間で第2のショットキ
接合を形成している第6の半導体層を形成して、上記ゲ
ート電極を埋設し且つ上記ゲート電極との間で上記第1
及び第2のショットキ接合からなるショットキ接合を形
成している上記第5及び第6の半導体層からなる第1の
半導体層を形成する工程と、 上記第1の半導体層上に、それと同じ導電型を有し且つ
比較的低い比抵抗を有するとともに、上記第1の半導体
層が第1の導電型を有しているか第2の導電型を有して
いるかに応じて、上記第1の半導体層において、上記第
1の半導体層に比し高い伝導帯の底を有しているかまた
は上記第1の半導体層に比し低い価電子帯の頂を有して
いる第4の半導体層を形成する工程とを含むことを特徴
とJるショットキ接合型電界効果トランジスタの製法。 3、特許請求の範囲第2項記載のショットキ接合型電界
効果トランジスタの製法において、上記第6の半導体層
を工程において、上記第6の半導体層を、気相成長法に
よって、GaASでなる半導体層に形成し、 上記第4の半導体層を形成する工程において、上記第4
の半導体層を、有機アルミニウムガスを用いた気相成長
法によって、AlxGaトXAs (Q<X≦1)でな
る半導体層に形成することを特徴とするショットキ接合
型電界効果トランジスタの製法。 4、特許請求の範囲第3項記載のショットキ接合型電界
効果トランジスタの製法において、上記有機アルミニウ
ムガスとしてトリメデルアルミニウムガスまたはトリエ
チルアルミニウムガスを用いることを特徴とするショッ
トキ接合型電界効果トランジスタの製法。 5、第1の導電型または第1の導電型とは逆の第2の導
電型を有し且つ比較的低い比抵抗を有する第3の半導体
層上に、それと同じ導電型を有し且つ比較的低い比抵抗
を有する第4の半導体層を形成する工程と、 上記第4の半導体層上に、それと同じ導電型を有し且つ
比較的高い比抵抗を有するとともに、上記第4の半導体
層が第1の導電型を有しているか第2の導電型を有して
いるかに応じて、上記第4の半導体層の上記第3の半導
体層側とは反対側に比し低い伝導帯の底を有しているか
または上記第4の半導体層の上記第3の半導体層側とは
反対側に比し高い価電子帯の頂を有している第5の半導
体層を形成する工程と、 上記第5の半導体層上に、その面に沿う方向に所要の間
隔を保って配列されている複数の電極素子を有し且つ上
記第5の半導体層との間で第1のショットキ接合を形成
しているゲート電極を形成する工程と、 上記第5の半導体層上に、それと同じ導電型を有し且つ
比較的高い比抵抗を有するとともに、上記ゲート電極を
埋設して当該ゲート電極との間で第2のショットキ接合
を形成している第6の半導体層を形成して、上記ゲート
電極を埋設し且つ上記ゲート電極との間で上記第1及び
第2のショットキ接合からなるショットキ接合を形成し
ている上記第5及び第6の半導体層からなる第1の半導
体層を形成する工程とを含むことを特徴とするショット
キ接合型電界効果トランジスタの製法。 6゜特許請求の範囲第5項記載のショットキ接合型電界
効果トランジスタの製法において、上記第4の半導体層
を形成する工程において、上記第4の半導体層を、有機
アルミニウムガスを用いた気相成長法によって、Atx
Gal、As (0<x≦1)でなる半導体層に形成し
、 上記第5の半導体層を形成づ−る工程において、上記第
5の半導体層を、気相成長法によってGaASでなる半
導体層に形成し、上記第6の半導体層を形成する工程に
おいて、上記第6の半導体層を、気相成長法によって、
GaAsでなる半導体層に形成することを特徴とするシ
ョットキ接合型電界効果トランジスタの製法。 7、特許請求の範囲第6項記載のショットキ接合型電界
効果トランジスタの製法において、上記有機アルミニウ
ムガスとしてトリメデルアルミニウムガスを用いること
を特徴とするショットキ接合型電界効果トランジスタの
製法。
[Claims] 1. A first semiconductor layer having a first conductivity type or a second conductivity type opposite to the first conductivity type and having a relatively high specific resistance; The first semiconductor layer has a plurality of electrode elements arranged at required intervals in the direction along the surface thereof, and forms a Schottky junction with the first semiconductor layer. A gate electrode is buried on one surface of the first semiconductor layer through or through a second semiconductor layer that has the same conductivity type as the first semiconductor layer and has a relatively low specific resistance. a third semiconductor layer having the same conductivity type as the first semiconductor layer and a relatively low specific resistance on the other surface of the first semiconductor layer; In a Schottky junction field effect transistor in which a second electrode is formed with or without intervening, between the first semiconductor layer and the second semiconductor layer or the first electrode, or between the first semiconductor layer and the second semiconductor layer or the first electrode; the first semiconductor layer and the third semiconductor layer;
or the second electrode, the first semiconductor layer has the same conductivity type as the first semiconductor layer and has a relatively low resistivity, and the first semiconductor layer has the first conductivity type. The first semiconductor layer side has a conduction band bottom higher than that of the first semiconductor layer, or has a conduction band bottom higher than that of the first semiconductor layer, or A Schottky junction field effect transistor characterized in that a fourth semiconductor layer having a valence band peak lower than that of the semiconductor layer is interposed. 2. On the fifth semiconductor layer having the first conductivity type or a second conductivity type opposite to the first conductivity type and having a relatively high specific resistance, a required interval is formed in the direction along the surface of the fifth semiconductor layer. a step of forming a gate electrode having a plurality of electrode elements arranged so as to maintain the same and forming a first Schottky junction with the fifth semiconductor layer; and a sixth semiconductor having the same conductivity type and relatively high resistivity, and embedding the gate electrode to form a second Schottky junction with the gate electrode. forming a layer, burying the gate electrode and interfacing the first layer with the gate electrode;
and a second Schottky junction, forming a first semiconductor layer composed of the fifth and sixth semiconductor layers forming a Schottky junction, and forming a first semiconductor layer of the same conductivity type as the fifth and sixth semiconductor layers on the first semiconductor layer. and has a relatively low specific resistance, depending on whether the first semiconductor layer has a first conductivity type or a second conductivity type. forming a fourth semiconductor layer having a conduction band bottom higher than that of the first semiconductor layer or having a valence band top lower than that of the first semiconductor layer; A method for manufacturing a Schottky junction field effect transistor, comprising the steps of: 3. In the method for manufacturing a Schottky junction field effect transistor according to claim 2, in the step of forming the sixth semiconductor layer, the sixth semiconductor layer is formed into a semiconductor layer made of GaAS by a vapor phase growth method. and forming the fourth semiconductor layer, the step of forming the fourth semiconductor layer.
A method for manufacturing a Schottky junction field effect transistor, characterized in that a semiconductor layer of AlxGa and XAs (Q<X≦1) is formed by a vapor phase growth method using organic aluminum gas. 4. A method for manufacturing a Schottky junction field effect transistor according to claim 3, characterized in that trimedel aluminum gas or triethyl aluminum gas is used as the organic aluminum gas. 5. On a third semiconductor layer having a first conductivity type or a second conductivity type opposite to the first conductivity type and having a relatively low specific resistance, a layer having the same conductivity type as the first conductivity type and a comparatively low resistivity. forming a fourth semiconductor layer having a relatively low specific resistance, and having the same conductivity type as the fourth semiconductor layer and a relatively high specific resistance; The bottom of the conduction band is lower than that on the side of the fourth semiconductor layer opposite to the third semiconductor layer, depending on whether the fourth semiconductor layer has the first conductivity type or the second conductivity type. or having a higher valence band peak than the side of the fourth semiconductor layer opposite to the third semiconductor layer; A first Schottky junction is formed between the fifth semiconductor layer and the fifth semiconductor layer, having a plurality of electrode elements arranged at required intervals in the direction along the surface of the fifth semiconductor layer. a step of forming a gate electrode having the same conductivity type as the fifth semiconductor layer and a relatively high specific resistance, and burying the gate electrode between the fifth semiconductor layer and the fifth semiconductor layer; forming a sixth semiconductor layer forming a second Schottky junction, burying the gate electrode and forming a Schottky junction consisting of the first and second Schottky junctions between the sixth semiconductor layer and the gate electrode; forming a first semiconductor layer made up of the fifth and sixth semiconductor layers. 6. In the method for manufacturing a Schottky junction field effect transistor according to claim 5, in the step of forming the fourth semiconductor layer, the fourth semiconductor layer is formed by vapor phase growth using organic aluminum gas. By law, Atx
In the step of forming the fifth semiconductor layer, the fifth semiconductor layer is formed into a semiconductor layer made of GaAS by vapor phase epitaxy. In the step of forming the sixth semiconductor layer, the sixth semiconductor layer is formed by vapor phase epitaxy.
A method for manufacturing a Schottky junction field effect transistor, characterized in that it is formed in a semiconductor layer made of GaAs. 7. A method for manufacturing a Schottky junction field effect transistor according to claim 6, characterized in that a trimedel aluminum gas is used as the organic aluminum gas.
JP5798984A 1984-03-26 1984-03-26 Schottky junction type field-effect transistor and manufacture thereof Pending JPS60201664A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5798984A JPS60201664A (en) 1984-03-26 1984-03-26 Schottky junction type field-effect transistor and manufacture thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5798984A JPS60201664A (en) 1984-03-26 1984-03-26 Schottky junction type field-effect transistor and manufacture thereof

Publications (1)

Publication Number Publication Date
JPS60201664A true JPS60201664A (en) 1985-10-12

Family

ID=13071416

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5798984A Pending JPS60201664A (en) 1984-03-26 1984-03-26 Schottky junction type field-effect transistor and manufacture thereof

Country Status (1)

Country Link
JP (1) JPS60201664A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63143870A (en) * 1986-12-08 1988-06-16 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
JPH03198382A (en) * 1989-12-27 1991-08-29 Hitachi Ltd Vertical type field effect transistor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63143870A (en) * 1986-12-08 1988-06-16 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
JPH03198382A (en) * 1989-12-27 1991-08-29 Hitachi Ltd Vertical type field effect transistor

Similar Documents

Publication Publication Date Title
KR100707324B1 (en) Semiconductor device and method for manufacturing the same
EP0144242A2 (en) Compound semiconductor integrated circuit device
JP2000332233A (en) Semiconductor device and manufacture thereof
JPS589371A (en) Transistor
JPH05315366A (en) Semiconductor device
JPS60201664A (en) Schottky junction type field-effect transistor and manufacture thereof
JPS61147577A (en) Complementary semiconductor device
JPH03222478A (en) Semiconductor device
JPS61171179A (en) Semiconductor coupled superconductive element
JPS61268069A (en) Semiconductor device
JPS6012773A (en) Manufacture of semiconductor element
JP2655594B2 (en) Integrated semiconductor device
JP2819673B2 (en) Field effect transistor
JPS6254967A (en) Field effect transistor
JPH01125985A (en) Semiconductor device
JP2003100774A (en) Semiconductor device and manufacturing method thereof
JPH0194674A (en) Heterojunction field-effect transistor
JPS60136380A (en) Semiconductor device
JPS62136881A (en) Semiconductor device
JPH0131314B2 (en)
JPH02192739A (en) Hetero junction field effect transistor
JPS60210879A (en) Field effect transistor
JPS63115385A (en) Semiconductor device
JPS60263475A (en) Semiconductor device
JPH0453108B2 (en)