JPS60200623A - ディジタル・アナログ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野」 本発明はディジタル記録信号再生装置に係り、特に複数
個の重みづけをした電流源で積分する積分形のディジク
ル・アナログ変換回路ｌこ関する。

（発明の背景〕 従来のディジタル・オーディオ再生装置の複数個の重み
づけをした電流源で積分する積分形のディジタル・アナ
ログ変換回路（以下１）ＡＣと略す）を第１図に示す。

この例は１９８２年１月１８日付日経エレクトロニクス
「ディジタル・オーディオ用の低歪率１６ビツ）　ＩＯ
Ａ−Ｄ　、　１）−Ａ変換器」で開示されたものである
。１は積分器の容量、２は積分器のオペアンプ、３は容
量１のリセットスイッチ、４はアナログ出力、５は上位
ビットの電流スイッチ、６は下位ビットの電流スイッチ
、７は上位ビットの電流源、８は下位ビットの１１ＬＲ
源、ｑは上位ビットのカウンタ、１０け下位ビットのカ
ウンタ、１１Ｆｉタイεング信号発生用の制御回路、１
２はクロック入力、１６は変換命令入力、１４はカウン
タ用のクロック入力、１５はデータ入力である。第２図
に動作説明用のタイムチャートを示す。１６は積分器出
力、１７はリセットスイッチ導通期間、１８はデータ入
力期間、１９は上位ビットのカウンタ計測期間、２ｏは
下位ビットのカウンタ計測期間、２１け上位ビットの電
流スイッチ導通期間、２２は下位ビットの電流スイッチ
導通期間、２３はアナログ変換された信号を出力する出
力期間である。

まずリセットスイッチ導通期間１７でリセットスイッチ
３を閉じて前サイクルでの変換値を放電させる。それと
同時にデータ入力期間１８でデータをカウンタにセット
する。その後上位ビットの電流スイッチ５および下位ビ
ットの電流スイッチ６を閉じ、入力したディジタルデー
タによって決まるカウンタの計測期間だけ、上位ビット
の電流源７と下位ビットの電流源８から積分器のオペア
ンプ２で、積分器の容量１に充電し、期間２１と２２に
示すように積分器１６が変化して止まる。上位ビットの
電流源７と下位ビットの電流源８の電流比は、上位ビッ
トのカウンタ９と下位ビットのカウンタ１０とのピット
数により、−例としてそれぞれ８ビットの場合は２８−
２５６倍の重みづけをする。期間２１および２２が終ｒ
した時点の積・２）・器用力１６がディジタルのデータ
をアナログに変換した値であり、出力期間２３で次段に
出力を得る。ここで上位ビットのカウンタ計測期間１９
の終了時点と上位ビットの電流スイッチ導通期間２１の
終了時点の時間的差はクロックがカウンタに入力されて
から最上位ビットまで変化が行きとどくまでの遅延時間
が１クロック以上の時間になることによる悪影響を除／
−ｂ−Ｍ）１７′ギーＡ−Ａ：ＱＶ’＝ｒｋ１１ゑフ：
、１ｒ）Ｌ−へ、晶、Ｊ、ｒ−ず上位ビットのカウンタ
９を９ビツトのカウンタで構成し、８ピントの計数が終
ｒした後、一定期間の計数を行った後で上位ビットの電
流スイッチ５を開く。すなわち一定期間のオフセットを
加えている。たとえ遅延時間が１クロツク以下の時間で
あってもオフセントを加えなければ、上位ビットのカウ
ント数が００場合と１以上の場合とで第３図に示すよう
な不連続を示す。

２４はディジタル入力に対するアナログ出力の特性曲線
、２５は２４のうちの上位ビットがＯの期間を示す。２
６はオフセットを加えた場合の特性曲線である。２４に
示すような不連続性を持つＤＡＣを用いてディジタルオ
ーディオ信号をアナログ信号に変換すると歪率を劣化さ
せる。２４の特性を示す理由は、第２図において２５の
期間は上位ビットのカウンタ計数期間１９が０となり、
下位ビットのデータに比例したアナログ出力を得る。次
に上位ビットのデータ９が１になると上位ビットのカウ
ンタ計数期間１９が１となるが、リセットスイッチの遅
延時間のためにリセットスイッチ導通期間１７が遅れ１
９側に入り込んでくるため上位ビットの１が、下位ビッ
トのフルスケールより小さくなるためである。これをな
くすためには上位ビットのカウンタ９の計数が０であっ
ても一定のオフセット期間を加えることで、リセットス
イッチ導通期間１７が遅れても上位ビットの電流スイッ
チ導通期間２１を１７より遅くできるので特性曲線２６
に示すようにできる。

また第１図のリセットスイッチ６には通常ＦＥＴのアナ
ログスイッチが使われるがオン抵抗の電圧依存性を避け
るためにもオフセット期間を設けることが望ましい。し
かし前述の方法ではオフセット期間はカウンタの遅延時
間によって決まっているので、オフセット期間を自由に
設定することができない。

カウンタのオフセット期間を自由に設定する方法として
は、第４図に示すような周知の７（イナリー加算回路を
使用してカウンタにセラトスるティジタルデータと所望
のオフセットカウント数を加算してからカウンタにデー
タセットする方法がある。

第４図は４ビツトバイナリアダーＴＴＬ　７４ＬＳ８５
Ａであるが、１６ビツトＤＡＣの場合は７４ＬＳ８３Ａ
のアダー４個が必要であり、さらにキャリーが出るため
上位８ビツト、下位８ビツト用のカウンタをエツジ検出
を含めてそれぞれ１０ビツトカウンタにする必要がある
ので、７４ＬＳ７４のＤ〜１”Ｆが２個追加となシ回路
規模の増大を招く。

また第５図に示すように、積分を開始してから一定期間
すぎてからカウンタにクロックを供給する方法もあるが
、オフでット期間をカウンタで決めるか、Ｄタイプフリ
ップフロップ（以後Ｄ−ＦＦと略す）の遅延により決定
するため回路規模の増大を招く。その理由は、ＤＡＣを
モノリシックＩＣ化するにはカウンタは回路規模を下げ
るため非同期式バイナリカウンタ（リプルカウンタ）を
使用するのが得策であり、カウンタ初段の動作速度の速
い部分はＥＣＬ　（エミッタカップルドロジック）等を
使用する。この場合オフセット期間を決定するカウンタ
またはＤ　−Ｆ　ＦはＥ　ＣＬで構成する必要があるた
めである。第５図において６４はディジタルデータ入力
回路、３５は９ビツトバイナリカウンタ、３６　、３７
はセットリセットフリップフロップ（以後Ｓ几−ＦＦと
略す）３８はＡＮＤ回路、ろ９はＤ−ＦＦｓ段で構成さ
れたオフセット加算回路である。３１はクロック供給端
子であり、６２はタイミング信号入力端子、３３は電流
スイッチ（第１図の５，６）を制御する出力端子である
。ろ２に正のトリガパルスが入力されると５Ｒ−Ｉｉ”
Ｆ　３６　、３７の出力はＨＩ’となり、３３はＨＩ’
となって積分が開始される。一方カウンタへのクロック
は６９のＤ−ＦＦを５段経た後供給される。即ち常に５
クロツクのオフセットが加算されることとなる。カウン
タにクロックが供給されると、データ入力回路６４によ
ってセントされた数だけ計数され、５Ｒ−Ｆｌｉ’　３
６のリセット入力がＨ１’になると、６３はＬＯ’とな
って積分が終了する。

第５図の回路は上記の如く動作し所望のオフ上１．Ｌも
→脅シｘ　＞　Ｌ詰を苧各又慇　手マふ０１１日１路３
９をＥＣＬで構成する必要がある場合には回路規模が増
太し、ＩＣのナツプ面積の増大、消費電力の増加を招く
ことになる。

〔発明の目的〕

本発明の目的は回路規模の増大の少ないオフセット加算
回路を実現し、ディジタルとアナログ変換特性の不連続
性による歪率劣化の少ないディジタルオーディオ再生装
置を提供することにある。

〔発明の概要〕

本発明の要点は、積分形ディジタル・アナログ変換回路
のカウンタにリプルカウンタを採用し、計数終了の信号
とカウンタ中途段の出力の論理積をとることによって、
オフセット回路を構成することにある◇ 〔発明の実施例〕 以下、本発明の詳細な説明し具体的な構成例を示す。第
６図に本発明の構成図を示す。１０１はディジタル・オ
ーディオ記録媒体、１０２は信号読取装置、１０３は波
形等化器、１０４はデータストローブ回路、１０５はデ
ィジタル信号処理回路、１０６はディジタル・アナログ
変換回路、１０７はリサンプル回路、１０８は増幅回路
、１０９はスピーカである。

ディジタル・オーディオ記録媒体１０１に記録された情
報を信号読取装置１０２で電気信号として取り出し、波
形等化器１０３で誤シ率の最も少ない状態でディジタル
符号にするように波形等化し、データストローブ１０４
でディジタル符号とする。その後、ディジタル信号処理
回路１０５で、ディジタル符号の誤り検出、訂正を行な
って正しいディジタル符号として、ディジタル符号のオ
ーディオ信号を得る。この信号をディジタル・−アナロ
グ変換回路１０６に加えてアナログ信号に変換し、リサ
ンプル回路１０７でオーディオ信号をアナログ波形とし
て得る。その後増幅回路１０８で増幅してスピーカ１０
９を駆動し′て音声を得るディジタルオーディオ装置で
ある。

ディジタル・アナログ変換回路１０６の動作をさらに図
面を用いて詳細に説明する。第７図は本発明の詳細な説
明する図であり、第２図と同一符号のものは同一動作期
間および波形である。

２７は上位ビットのカウンタの計数期間、２８は下位ビ
ットのカウンタの計数期間、２９は上位ビットめ電流ス
イッチの導通期間、５０は下位ビットの電流スイッチの
導通期間である。リセットスイッチ導通期間１７で前サ
イクルでの変換値を放電させると同時ｌこデータ入力期
間１８でデータをカウンタにセットする。上位ビットの
電流スイッチを導通させると同時に、上位ビットのカウ
ンタの計数を始め、計数終了後、一定期間たってから電
流スイッチの導通を終了させることで上位ビットのカウ
ンタの計数期間２７と上位ビットの電流導通期間２９に
する。下位ビットのカウンタの計数期間は２８で、下位
ビットの電流導通期間は６０で示す。下位にはオフセッ
トを必要としないのは、たとえ上位ビットのように期間
１７が２８　、３０にくい込んでもαａ゛０′の付近の
最下位ビットのみであり問題とならないためである。

このように上位ビットの電流スイッチの導通期間にオフ
セットを設けることで、ディジタル入力に対するアナロ
グ出力の変換特性を第６図の２６のようにできる。

第８図に本発明の一実施例を示す。簡単のためディジタ
ルデータは５ビツト、回路構成は汎用の’ｔ”ｒ　Ｌで
説明する。第８図において５６〜５７がディジタルデー
タ入力端子であり５７が最上位ビット（ＭＳＢ）、５６
が最下位ビット（ＬＳＢ　）の入力端子である。５８は
カウンタにデータをセットするロード信号端子、５１は
カウンタにデータをセントするロード回路であり、６２
〜７１は７４ＬＳＬＩＯであり、７２は７４　ＬＳ　０
４である。５２は６段のリプルカウンタであり７４ＬＳ
７４で構成されている。５９はクロック入力端子である
。８０はナンド回路で７４ＬＳＯＯ１７９はＳＲＩ”Ｆ
であり７４ＬＳ７４で構成している。６［１はセント端
子、６１は出力端子であり電流スイッチを制御する。８
０がオフセット加算回路である。

動作を第９図のタイムチャートを使って説明＋　六−ロ
　−　ト９を台：６らＲＬｒｉＴ’　の　）く　ル　ス
　ザバ　λ　づ）嘘　ｈ　六とカウンタ７７〜７６には
一例として’０１１０１　’の５ビツトのデータがセッ
トされる。７８はカウント終了を検出するためのエツジ
検出を行うカウンタでありデータロード時は常にセット
される。

この後５９にクロックパルスが印加されるとカウンタは
７３のＱ〜７７のＱの如く動作し、’０１１０１’即ち
１３個の計数が終わるとカウンタ７８のＱは立下がる。

カウンタにクロックを供給すると同時に６０にパルスを
入力し５Ｒ−ＦＦ７９の出力６１をＨＩ’とする。この
状態で電流スイッチは導通状態になる。カウンタ７８の
Ｑが、立下がったとき、この信号なカウンタ７９のリセ
ット入力に接続すれば６１は１３の計数でＬＯ’となる
が、オフセントを４印加するため第８図に示す例ではカ
ウンタ７８のＱとカウンタ７５のＱの論理積をナンド回
路８０を介して得この信号をカウンタ７９のリセットに
入力することにより第９図６１に示す如く９１のオフセ
ット４クロツクを得ることができる。７５のＱからとっ
た信号を７６Ｑからとることにより８クロツクのオフセ
ットとすることも可能であり、組みあわせにより所望の
値とすることも容易にできる。またカウンタ出力はりプ
ル形のだめ７７゜７６　、７５　、７４の）＠ｌこ出力
がわずかずつ遅れるため論理積をとってもヒゲがでるこ
とはない。以上説明したように、論理積回路１個で所望
のオフセット期間を得ることができる。

次に第１０図、第１１図を使ってオフセットカウント期
間とリグルカウンタ遅延時間の関係について述べる。第
１０図は本発明の別の実施例であり、２０１には２０Ｍ
Ｉ（Ｚのクロック信号が入力されている。２０２　、２
０６はＥＣＬ構成されたＴタイプフリップフロップ（Ｔ
−Ｊ”Ｆ　）でありクロックの立上がりエツジで分周動
作を行う。２０２　、２０５の伝達遅延時間は２１Ｊ　
ｎ３とする。２０４はＥＣＬ　−ｉ２Ｌづンタンエース
回路であり伝達遅延時間は３０　ｎＳとする。

２０５〜２０９はＬ２して構成されたＴ−ＦＦであり、
クロックの立上がりエツジで分周動作を行う。２０５〜
２０９のＴ　−ｉｉ”　Ｆの伝達遅延時間は５０　ｎ３
とする。

２１０はアンド回路であり２１１はカウント終了信号出
力端子である。第１０図で示されたカウンタ構成は、初
段２次段の高速段だけを回路規模の大きいＥＣＬ回路を
用い６段目以降は回路規模の小さい低速のＬ２Ｌ回路を
使って全体の回路規模を小さくできる効果がある。第１
０図のそれぞれの７リツプフロツプの出力タイムチャー
トを第１１図に示す。第１１図はＴ−ＦＦそれぞれの伝
達遅延時間を含めて示している。

第１１図において、最終段の出力２０９のＱがカウンタ
終了信号であり、アンド回路２１０で２０６のＱの信号
との論理積をとることにより２１１に示す、オフセット
カウントを含んだカウント終了信号が得られる。付加さ
れたオフセット期間は第１１図の（２１６０期間）−（
２１２の期間）となり、オフセット期間を確実に付加す
るには途中段以降の伝達遅延時間の和（すなわち２１２
）より大きなパルス幅（２１５）を持つカウンタ出力と
最終段の論理積をとればよい。

〔発明の効果〕

本発明によれば、ディジタル・アナログ変換回路の積分
期間を、カウンタにセットするデータ値にかかわらず常
に一定期間長くするオフセット回路を極めて小規模な回
路で実現することができるので、変換特性の不連続性に
よる歪率劣化の少ないディジタル・アナログ変換ＩＣを
小規模で構成出来る効果がある。

【図面の簡単な説明】

第１図は従来の積分形ＩＪＡＣのブロック図、第２図は
第１図の動作説明図、第６図は第１図の変換特性図、第
４図はアダー回路図、第５図はオフセット加算回路図、
第６図は本発明の実施例を含むブロック図、第７図は本
発明の動作説明図、第８図は本発明の一実施例を示す図
、第９図は第８図のタイムチャート図、第１０図は本発
明の他の実施例を示す図、第１１図は第１０図のタイム
チャート図である。 ５１　ディジタルデータ入力回路、５２　６ビツトリプ
ルカウンタ、８０　ナンド回路、７９・　８１％−ＦＦ
。 ５９　クロック入力端子、６０　セント入力端子、６１
屯流スイツチ制御端子、９１　オフセット期間、２１１
　アンド回路。 第　１　図 第　２図 一一丁−８ ２ 芽　３　図 第　４１１！］ 第　５　図 第　７　蔚 第　８　図 第７　膿 、５デ フＳのα ジ

Claims (1)

1. 【特許請求の範囲】 １、　情報信号をディジタル信号に変換し、光または磁
   気などの手段によりディスク、テープ等の記録媒体に記
   録し、該記録媒体から光または磁気などの手段によって
   信号を読み出したり、電波等の伝送手段によって送受信
   したディジタル信号を誤り検出・訂正などのディジタル
   信号処理を行った後、ディジタル・アナログ変換器によ
   り、アナログ信号に変換するディジタル記録信号再生装
   置において、ディジタル信号処理後のディジタルデータ
   に応じた時間だけ電流源を積分器に接続してアナログ信
   号を得る回路であって、ディジタルデータに応じた時間
   を計数するカウンタとして、データビット数に１以上を
   加算した数の段数の非同期式リプルカウンタを用い、デ
   ータをロードする時に最終段のカウンタだけは常に応じ
   たカウント終了時のボローまたはキャリーエツジを検出
   し得るようにしたことを特徴とするディジタル記録信号
   再生装置。 ２、特許請求の範囲第１項記載において、前記カウンタ
   の最終段の出力とカウンタ途中段の出力との論理積をと
   った信号を積分期間終了とすることを特徴とするディジ
   タル記録信号再生装置。 ６　特許請求の範囲第２項記載において、積分器に電流
   を供給するスイッチの制御信号をセット・リセットスリ
   ップ・フロップの出力より得るようにし、前記積分期間
   計数カウンタはダウンカウンタとし、データロード時に
   カウンタ最終段をセットし、該セントリセットクリップ
   ・フロップをセントすると同時にカウンタにクロックパ
   ルスを供給し、カウンタ最終段のＱ出力とカウンタ途中
   段のＱ出力との論理積出力を、該セットリセットフリッ
   プ・フロップのリセット入力に接続したことを特徴とす
   るディジタル記録信号再生装置。 ４　特許請求の範囲第２項又は第６項記載ｌこおいて、
   カウンタ途中段から最終段までの伝達遅延時間の和の時
   間より大きなパルス幅を出力するカウンタ途中段の出力
   と最終段の出力との論理積をとることを特徴とするディ
   ジタル記録信号再生装置。