JPS60200562A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60200562A JPS60200562A JP59057912A JP5791284A JPS60200562A JP S60200562 A JPS60200562 A JP S60200562A JP 59057912 A JP59057912 A JP 59057912A JP 5791284 A JP5791284 A JP 5791284A JP S60200562 A JPS60200562 A JP S60200562A
- Authority
- JP
- Japan
- Prior art keywords
- resistance element
- resistance
- resistor
- conductivity
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
- H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、半導体集積回路装置の構成に関わシ、特にア
ナログ信号処理用半導体集積回路装置に用いられる抵抗
素子の構造に関わるものである。
ナログ信号処理用半導体集積回路装置に用いられる抵抗
素子の構造に関わるものである。
（従来技術）
＋用熾龜踏什−ｈｆＨＴ他シｈ−今品道仕佑ｆｕ旧１畝
状置は、近年、ディジタル論理回路用としてだけでなく
、アナログ信号処理用としての用途も開けつつある。即
ち、アナログ信号処理回路とその信号処理を制御するデ
ィジタル論理回路とを１チツプに搭載した、いわゆる１
チッグ大規模アナログ信号処理システムである。
状置は、近年、ディジタル論理回路用としてだけでなく
、アナログ信号処理用としての用途も開けつつある。即
ち、アナログ信号処理回路とその信号処理を制御するデ
ィジタル論理回路とを１チツプに搭載した、いわゆる１
チッグ大規模アナログ信号処理システムである。
ところで、アナログ信号処理回路においては、ディジタ
ル論理回線と異なり、バイアス印加、電圧分割等の目的
で抵抗素子が多用され、かつ必要な抵抗値も故Ωから数
ＭΩと広い範囲にわたっている。さらに、アナログ信号
処理回路においては、抵抗素子に印加される電圧は一定
ではなく連続的に変化するが、一方で、信号処理によっ
て信号に付加される歪は理想的には苓であることが要求
される。したがって、抵抗素子の抵抗値の印加電圧によ
る変化は理想的には零でなければならない。
ル論理回線と異なり、バイアス印加、電圧分割等の目的
で抵抗素子が多用され、かつ必要な抵抗値も故Ωから数
ＭΩと広い範囲にわたっている。さらに、アナログ信号
処理回路においては、抵抗素子に印加される電圧は一定
ではなく連続的に変化するが、一方で、信号処理によっ
て信号に付加される歪は理想的には苓であることが要求
される。したがって、抵抗素子の抵抗値の印加電圧によ
る変化は理想的には零でなければならない。
上述の観点から、従来半導体集積回路装置に用いられて
できた抵抗素子を検討する。
できた抵抗素子を検討する。
第１の抵抗素子は一導電型の半導体基板表面に異なる導
電型を示す不純物を熱拡散ないしイオン注入して形成さ
れる領域を用いる抵抗素子である。
電型を示す不純物を熱拡散ないしイオン注入して形成さ
れる領域を用いる抵抗素子である。
この抵抗素子は形成過程から明らかなようにＰ−Ｎ接合
で分離されているため、抵抗素子に印加される゛電圧に
よってＰ−Ｎ接合での空之層巾が変化し、したがって抵
抗素子領域の実効寸法が変化するため、抵抗負の印加電
圧依存性が太きい。抵抗値の印加電圧依存性を小さくす
るためには、抵抗素子領域の不純物濃度を可能な限シ高
めることであるが、この結果として抵抗領域の導電度が
極めて高くなるため、高い抵抗値を得るためには、抵抗
素子の寸法を大きくしなければならず、したがって大規
模集積回路装置には適さなくなってしまう。
で分離されているため、抵抗素子に印加される゛電圧に
よってＰ−Ｎ接合での空之層巾が変化し、したがって抵
抗素子領域の実効寸法が変化するため、抵抗負の印加電
圧依存性が太きい。抵抗値の印加電圧依存性を小さくす
るためには、抵抗素子領域の不純物濃度を可能な限シ高
めることであるが、この結果として抵抗領域の導電度が
極めて高くなるため、高い抵抗値を得るためには、抵抗
素子の寸法を大きくしなければならず、したがって大規
模集積回路装置には適さなくなってしまう。
第２の抵抗素子はＢ ｒ Ｐ ！ Ａｓ Ｔ Ｏｒ 等
を不純物とする多結晶シリコン薄膜で形成される抵抗素
子である。この抵抗素子は通常厚い酸化硅素膜上に形成
されるから、前記第１の抵抗素子の如くＰ−Ｎ接合の逆
バイアス印加による空之層巾の変化の影響は受けないか
ら、抵抗値の印加電圧依存性は第１の抵抗素子に比較す
ると小さい。しかしながら、抵抗素子の基材が多結晶シ
リコンであるため、結晶粒界に存在する界面準位に起因
する生成−再結合電流の大きさが、抵抗素子に印加され
る電圧によって変化することから、抵抗値の印加電圧依
存性は苓にはならない。前記、印加電圧依存性に関わる
、結晶粒界の界面準位の効果を減少せしめるには、多結
晶シリコン層の導電度を高める不純物の導入量を可能な
限シ高めると良いが、この場合、第１の抵抗素子と同様
に、高抵抗値を得るためには抵抗素子の寸法を大きくす
る必要があシ、大規模集積回路には適さない。
を不純物とする多結晶シリコン薄膜で形成される抵抗素
子である。この抵抗素子は通常厚い酸化硅素膜上に形成
されるから、前記第１の抵抗素子の如くＰ−Ｎ接合の逆
バイアス印加による空之層巾の変化の影響は受けないか
ら、抵抗値の印加電圧依存性は第１の抵抗素子に比較す
ると小さい。しかしながら、抵抗素子の基材が多結晶シ
リコンであるため、結晶粒界に存在する界面準位に起因
する生成−再結合電流の大きさが、抵抗素子に印加され
る電圧によって変化することから、抵抗値の印加電圧依
存性は苓にはならない。前記、印加電圧依存性に関わる
、結晶粒界の界面準位の効果を減少せしめるには、多結
晶シリコン層の導電度を高める不純物の導入量を可能な
限シ高めると良いが、この場合、第１の抵抗素子と同様
に、高抵抗値を得るためには抵抗素子の寸法を大きくす
る必要があシ、大規模集積回路には適さない。
第３の抵抗素子は、Ｓ ｉ Ｃｒ ＋ Ｎｉ Ｃｒ ＋
サーメット等の合金薄膜で形成される抵抗素子である。
サーメット等の合金薄膜で形成される抵抗素子である。
この抵抗素子は、基材が金槙であるから抵抗値の印加電
圧依存性は完全に苓ではないが、極めて小さく高忠実度
を要求されるオーディオ用回路の抵抗素子として十分用
い得るものである。しかしながら、基材が２種以上の金
属からなる合金であるため、薄膜の形成に通常用いられ
る真空蒸着法ないしスパッタ法では合金の組成比を一ポ
に保つのは極めて困難である。即ち、異なる金属では蒸
気圧、あるいはスパッタリングイールドが異ガることが
ら、所定の組成比を有する材料を蒸着源あるいはスパッ
タターゲットとして用いても、使用時間の経過とともに
、蒸気圧の低い、あるいはスノくツタリングイールドの
低い成分の量が徐々に増加し、したがって形成される合
金薄膜を一定に保っても得られる抵抗値に徐々に変化す
る。したがって、第３の抵抗素子においては抵抗１ｉＫ
を所望の値とするために、各抵抗素子についてトリミン
グを行なうのが一般的手法とされている。
圧依存性は完全に苓ではないが、極めて小さく高忠実度
を要求されるオーディオ用回路の抵抗素子として十分用
い得るものである。しかしながら、基材が２種以上の金
属からなる合金であるため、薄膜の形成に通常用いられ
る真空蒸着法ないしスパッタ法では合金の組成比を一ポ
に保つのは極めて困難である。即ち、異なる金属では蒸
気圧、あるいはスパッタリングイールドが異ガることが
ら、所定の組成比を有する材料を蒸着源あるいはスパッ
タターゲットとして用いても、使用時間の経過とともに
、蒸気圧の低い、あるいはスノくツタリングイールドの
低い成分の量が徐々に増加し、したがって形成される合
金薄膜を一定に保っても得られる抵抗値に徐々に変化す
る。したがって、第３の抵抗素子においては抵抗１ｉＫ
を所望の値とするために、各抵抗素子についてトリミン
グを行なうのが一般的手法とされている。
以上の説明よシ明らかなように、従来用いられてきた抵
抗素子はアナログ信号処理用大規模集積回路に適用する
には、電圧依存性ないし形成方法の点で困難である。
抗素子はアナログ信号処理用大規模集積回路に適用する
には、電圧依存性ないし形成方法の点で困難である。
（発明の目的）
本発明の目的は、前記従来の抵抗素子の難点を排し、電
圧依存性が極めて小さく、かつ形成方法も簡便であって
アナログ信号処理用大規模集積口（発明の構成） 本発明の抵抗素子は、単一金属の薄膜に、その５ｖｔｖ
を低下せしめる不純物をイオン注入法によって導入し１
゛ヒものを基材とすることを特徴としている。
圧依存性が極めて小さく、かつ形成方法も簡便であって
アナログ信号処理用大規模集積口（発明の構成） 本発明の抵抗素子は、単一金属の薄膜に、その５ｖｔｖ
を低下せしめる不純物をイオン注入法によって導入し１
゛ヒものを基材とすることを特徴としている。
即ち、抵抗素子の母材は単一金属の薄膜であるから膜厚
を蒸着源ないしスパッタターゲットの組成の変化は生じ
ることがなく、膜厚を常に一定に保つ限ｐ、一定の抵抗
値を有するｌＷｊ模を得ることができる。さらに、イオ
ン注入法による不純′吻の導入は、導入不純物量をイオ
ン電流の積分の形で電気的に制御できることから、導′
亀朗の低下景を十分な精度で制御できる。したがって得
られる抵抗素子の抵抗値の精度は十分高いものであり、
トリミングは不要である。また母材は前記従来の第三の
抵抗素子と同様輩馴薄膜であるから、電圧依存性はほぼ
零である。
を蒸着源ないしスパッタターゲットの組成の変化は生じ
ることがなく、膜厚を常に一定に保つ限ｐ、一定の抵抗
値を有するｌＷｊ模を得ることができる。さらに、イオ
ン注入法による不純′吻の導入は、導入不純物量をイオ
ン電流の積分の形で電気的に制御できることから、導′
亀朗の低下景を十分な精度で制御できる。したがって得
られる抵抗素子の抵抗値の精度は十分高いものであり、
トリミングは不要である。また母材は前記従来の第三の
抵抗素子と同様輩馴薄膜であるから、電圧依存性はほぼ
零である。
さらにまた本発明の抵抗素子においては、従来の第３の
抵抗素子では形成困難な、導電度の異な石基材を用いた
抵抗素子を得ることができる。即ち、イオン注入による
不純物のへダ入は過自なマスク材金用いて容易に阻止で
きることｒオリ用して、低抵抗値は爾導′嶋裳の詰偶に
より、盈た高抵抗値は低導′−反の基材を用いた抵抗素
子とすることが可能である。したがって、本発明の抵抗
素子では、広い抵抗１１ＩＬ範囲Ｊｅ有する抵抗素子群
を手法素子範囲を広げることなく得ることができる。こ
の点もアナログ信号処理用大規模果４ｉｔ回路に通用す
る抵抗素子として本発明の抵抗素子の利点の一つで・ｂ
る。
抵抗素子では形成困難な、導電度の異な石基材を用いた
抵抗素子を得ることができる。即ち、イオン注入による
不純物のへダ入は過自なマスク材金用いて容易に阻止で
きることｒオリ用して、低抵抗値は爾導′嶋裳の詰偶に
より、盈た高抵抗値は低導′−反の基材を用いた抵抗素
子とすることが可能である。したがって、本発明の抵抗
素子では、広い抵抗１１ＩＬ範囲Ｊｅ有する抵抗素子群
を手法素子範囲を広げることなく得ることができる。こ
の点もアナログ信号処理用大規模果４ｉｔ回路に通用す
る抵抗素子として本発明の抵抗素子の利点の一つで・ｂ
る。
（発明の実施例）
以下、本発明に１抛し図面を用いて詳述する。
第１図１８） 、 ｔｂ）は本発明の第１の実施例會示
す。
す。
同図（ａ）は、チャンネル屋エンハンスノントａＭＯ８
Ｆ’ＥＴＩと負荷抵抗２とからなるソースフォロア型反
転アンプの回路を示している。ＭＯＳＦＥＴ１のゲート
入力端子３を・こ印加されるアリルログ傷°号は、−ｗ
′屯圧（＋Ｕ）、負荷抵抗２．およびＭＯ８ｉ！’ＥＴ
ＩＱ札互コンダクタンス（Ｅ １ｒＬ）によりて定する
’４１１１］ ４Ｋ したがって垢［ｌ′１されかつ位
相が反転されて出力端子４に出力される。ここで、負荷
抵抗２が前述した単−金属の薄膜に、２ｉ４＝寛度を低
下せしめる不純物をイオン注入法によ＃）４人したもの
を基材とした抵抗素子であシ、この第１の実施例では、
鍼属薄膜としてＣｒ薄膜を、不純物としてＳＩを用いた
。
Ｆ’ＥＴＩと負荷抵抗２とからなるソースフォロア型反
転アンプの回路を示している。ＭＯＳＦＥＴ１のゲート
入力端子３を・こ印加されるアリルログ傷°号は、−ｗ
′屯圧（＋Ｕ）、負荷抵抗２．およびＭＯ８ｉ！’ＥＴ
ＩＱ札互コンダクタンス（Ｅ １ｒＬ）によりて定する
’４１１１］ ４Ｋ したがって垢［ｌ′１されかつ位
相が反転されて出力端子４に出力される。ここで、負荷
抵抗２が前述した単−金属の薄膜に、２ｉ４＝寛度を低
下せしめる不純物をイオン注入法によ＃）４人したもの
を基材とした抵抗素子であシ、この第１の実施例では、
鍼属薄膜としてＣｒ薄膜を、不純物としてＳＩを用いた
。
同図ｆｂ）は同図（ａ）の回路構成を実現した構造断面
図であシ、ｐ型９ｉ基板１１表面に近接して形成された
Ｎ型Ｓｉ領域１２．１３ ’にそれぞれソース、ドレイ
ンとし、ゲート絶縁層１４とゲー）’ｔ［４ｉ１５とか
らなるゲート領域を令するＮテヤンイ、ル型エンハンス
メントｆｆ１Ｍ０ Ｓ Ｆ ＥＴ １と、このＭＯ８Ｆ
Ｈ’ｉｌの周辺の厚いフィールド酸化膜１６上にＳｉが
イオン注入さｉｔたＣｒ薄膜から；ケる抵抗素子２が設
けられ、かつ抵抗素子２の一端はＭＯＳＦＥＴのノース
１２に、他端は電源配線１７にそれぞれＡ１層１８によ
って接続されている。
図であシ、ｐ型９ｉ基板１１表面に近接して形成された
Ｎ型Ｓｉ領域１２．１３ ’にそれぞれソース、ドレイ
ンとし、ゲート絶縁層１４とゲー）’ｔ［４ｉ１５とか
らなるゲート領域を令するＮテヤンイ、ル型エンハンス
メントｆｆ１Ｍ０ Ｓ Ｆ ＥＴ １と、このＭＯ８Ｆ
Ｈ’ｉｌの周辺の厚いフィールド酸化膜１６上にＳｉが
イオン注入さｉｔたＣｒ薄膜から；ケる抵抗素子２が設
けられ、かつ抵抗素子２の一端はＭＯＳＦＥＴのノース
１２に、他端は電源配線１７にそれぞれＡ１層１８によ
って接続されている。
第２図は、本発明の第２の実施例を示すものでるり、演
算増幅器２１と入力抵抗２２および帰還抵抗２３とから
なる反転増巾器である。演算増幅 −器２１が理想増幅
器でめれば〔出力電圧１／ 入力１−圧〕は〔帰還抵抗
２３の抵抗値〕／ 人力抵抗２２の抵抗（ＷＪに比例し
、位相は反転する。しｉｔ カｉ −Ｃ、ｉ’！ ＩＬ
’Ｊｌ率１１０００焙にするにｔユ、帰：層抵抗２３の
抵抗値を入力抵抗２２の抵抗１ｖｉの１０００倍にしな
ければならない。このよりに３．ｉ′１′−１も差のあ
る抵抗素子を、例えばνし１（の第３の抵抗素子で得よ
うとすると帰還抵抗２３０１１＆抗ぶ子の幅と長さの比
Ｌ／＼■は入力抵抗２２の抵抗素子のＬ／Ｗの１０００
ｆ音となってしまう。しンクＸ Ｌ ン、（がら１．鉢
晃明の第２の実施セ１」に２いては、抵抗、に子とＴａ
薄膜にＮをイオン注入して；導１ｆｆ： ｊＫ金吐−１
−”ｌａのたものとし、かつ、帰は抵抗２３に対応す７
５抵抗素子・＼のイオン注入社を、入力抵抗２２に対応
する抵抗素子へのイオン比人鈑より多く Ｌ、Ｔ’ａ薄
膜の導電度と〔）重点抵抗２３にス・Ｉ応する抵抗素子
〕：〔入力ｍｉＡ ２２ ＆Ｃ、Ｑ；Ｊ応する抵抗素子
）＝１：１０００にシＷｌ ｉ！＋’１することによシ
、それぞれの抵抗素子の１、／Ｗｉ寺しくすることに成
功している。
算増幅器２１と入力抵抗２２および帰還抵抗２３とから
なる反転増巾器である。演算増幅 −器２１が理想増幅
器でめれば〔出力電圧１／ 入力１−圧〕は〔帰還抵抗
２３の抵抗値〕／ 人力抵抗２２の抵抗（ＷＪに比例し
、位相は反転する。しｉｔ カｉ −Ｃ、ｉ’！ ＩＬ
’Ｊｌ率１１０００焙にするにｔユ、帰：層抵抗２３の
抵抗値を入力抵抗２２の抵抗１ｖｉの１０００倍にしな
ければならない。このよりに３．ｉ′１′−１も差のあ
る抵抗素子を、例えばνし１（の第３の抵抗素子で得よ
うとすると帰還抵抗２３０１１＆抗ぶ子の幅と長さの比
Ｌ／＼■は入力抵抗２２の抵抗素子のＬ／Ｗの１０００
ｆ音となってしまう。しンクＸ Ｌ ン、（がら１．鉢
晃明の第２の実施セ１」に２いては、抵抗、に子とＴａ
薄膜にＮをイオン注入して；導１ｆｆ： ｊＫ金吐−１
−”ｌａのたものとし、かつ、帰は抵抗２３に対応す７
５抵抗素子・＼のイオン注入社を、入力抵抗２２に対応
する抵抗素子へのイオン比人鈑より多く Ｌ、Ｔ’ａ薄
膜の導電度と〔）重点抵抗２３にス・Ｉ応する抵抗素子
〕：〔入力ｍｉＡ ２２ ＆Ｃ、Ｑ；Ｊ応する抵抗素子
）＝１：１０００にシＷｌ ｉ！＋’１することによシ
、それぞれの抵抗素子の１、／Ｗｉ寺しくすることに成
功している。
なお、以上の続開においては、単一金属の薄膜としては
、Ｃｒ薄膜およびＴａ薄膜を、また導電度低下用不純物
としては８ｉおよびＮを用いて説明したが、それぞれ、
他の金属（Ｍｏ、Ｔｉ、等）および他の不純物元素（０
，Ｂ、Ｃ，等）を用いても同様の効果を得られる。
、Ｃｒ薄膜およびＴａ薄膜を、また導電度低下用不純物
としては８ｉおよびＮを用いて説明したが、それぞれ、
他の金属（Ｍｏ、Ｔｉ、等）および他の不純物元素（０
，Ｂ、Ｃ，等）を用いても同様の効果を得られる。
また、本発明の抵抗素子はアナログ信号処理用大規模集
積回路への適用を目的としたが、ディジタル信号処理集
積回路に適用しても十分効果があることは明らかである
。
積回路への適用を目的としたが、ディジタル信号処理集
積回路に適用しても十分効果があることは明らかである
。
第１図ｉａ） 、 （ｂ）は本発明の第一の実施例を示
した回路図および断面図であシ、第２図は本発明の第二
の実施例を示す回路図である。 １°・・° Ｎチャンネルエンハンスメン） Ｗ ＭＯ
Ｓ Ｆ’ＢＴ。 ２・・・・・・負荷抵抗、１１・・・・・・ＰｍＳｉ基
板、 １２゜１３・・・・・・Ｎ型Ｓｉ領域、 １４・
・・・・・ゲート絶縁層、１５・・・・・・ゲート電極
、２１・旧・・演算増幅器、２２・・・・・・入力抵抗
、２３・・・・・・帰還抵抗。
した回路図および断面図であシ、第２図は本発明の第二
の実施例を示す回路図である。 １°・・° Ｎチャンネルエンハンスメン） Ｗ ＭＯ
Ｓ Ｆ’ＢＴ。 ２・・・・・・負荷抵抗、１１・・・・・・ＰｍＳｉ基
板、 １２゜１３・・・・・・Ｎ型Ｓｉ領域、 １４・
・・・・・ゲート絶縁層、１５・・・・・・ゲート電極
、２１・旧・・演算増幅器、２２・・・・・・入力抵抗
、２３・・・・・・帰還抵抗。
Claims (1)
- 半導体基板の一生表面に、１個または複数個の能動素子
および１個または複数個の抵抗素子から構成されている
半導体集積回路装置において、前記抵抗素子が金属薄膜
に前記金属の導ｉｔｉを低下せしめる不純物がイオン注
入されて形成されたものであることを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057912A JPS60200562A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057912A JPS60200562A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200562A true JPS60200562A (ja) | 1985-10-11 |
Family
ID=13069199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057912A Pending JPS60200562A (ja) | 1984-03-26 | 1984-03-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200562A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111169A (en) * | 1974-07-18 | 1976-01-29 | Iwatsu Electric Co Ltd | Hakumakukairono seizohoho |
| JPS53124089A (en) * | 1977-04-05 | 1978-10-30 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1984
- 1984-03-26 JP JP59057912A patent/JPS60200562A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111169A (en) * | 1974-07-18 | 1976-01-29 | Iwatsu Electric Co Ltd | Hakumakukairono seizohoho |
| JPS53124089A (en) * | 1977-04-05 | 1978-10-30 | Fujitsu Ltd | Semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4263518A (en) | Arrangement for correcting the voltage coefficient of resistance of resistors integral with a semiconductor body | |
| JPH0470779B2 (ja) | ||
| JPS59117269A (ja) | 半導体デバイスおよびその製造方法 | |
| CA1155969A (en) | Field effect transistor device and method of production thereof | |
| JPS60200562A (ja) | 半導体集積回路装置 | |
| JPS5844771A (ja) | 接合形電界効果トランジスタおよびその製造方法 | |
| US4816881A (en) | A TiW diffusion barrier for AuZn ohmic contacts to p-type InP | |
| JP2601814B2 (ja) | 化合物半導体装置 | |
| US5015603A (en) | TiW diffusion barrier for AuZn ohmic contact to P-Type InP | |
| JPS6254476A (ja) | 横形電界効果トランジスタ及びその製法 | |
| JPS6228089Y2 (ja) | ||
| JPS5931223B2 (ja) | 半導体装置 | |
| JPH02222549A (ja) | 半導体装置の構造 | |
| JPS6237810B2 (ja) | ||
| JP2881894B2 (ja) | 抵抗体 | |
| JPS6057980A (ja) | 半導体装置の製造方法 | |
| JPS6112391B2 (ja) | ||
| JPH0770723B2 (ja) | デュアルゲートｍｏｓ電界効果トランジスタ | |
| JPS6148957A (ja) | Ｍｏｓキヤパシタの製造方法 | |
| JPS6222462B2 (ja) | ||
| JP2710356B2 (ja) | 半導体装置 | |
| JPS63161657A (ja) | 半導体装置の製造方法 | |
| JPS6038883A (ja) | ショットキゲ−ト型ｆｅｔの製造方法 | |
| JPS58135673A (ja) | 半導体装置 | |
| JPS63155680A (ja) | 半導体装置 |