JPS60199213A - 分圧回路 - Google Patents
分圧回路Info
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- JPS60199213A JPS60199213A JP5580384A JP5580384A JPS60199213A JP S60199213 A JPS60199213 A JP S60199213A JP 5580384 A JP5580384 A JP 5580384A JP 5580384 A JP5580384 A JP 5580384A JP S60199213 A JPS60199213 A JP S60199213A
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- Japan
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- capacitors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、コンデンサを用いた１／２の分圧比が高精
度に得られる分圧回路に関する。
度に得られる分圧回路に関する。
［発明の技術的背景とその問題点］
一般に、比較型のＡ／Ｄ変換器においては電圧値を一定
間隔で異ならせた複数の基準電圧が必要であり、このよ
うな基準電圧を発生させるために高精度な分圧回路、が
使用される。集積回路内でこのような分圧回路を実現す
る場合は、消費電力と占有面積の点で抵抗を用いるより
も、コンデンサによる分圧回路が有利である。
間隔で異ならせた複数の基準電圧が必要であり、このよ
うな基準電圧を発生させるために高精度な分圧回路、が
使用される。集積回路内でこのような分圧回路を実現す
る場合は、消費電力と占有面積の点で抵抗を用いるより
も、コンデンサによる分圧回路が有利である。
第１図は従来知られているコンデンサによる分圧回路を
示したもので、１は入力端子、２は出力端子、３．４は
コンデンサ、５，６．７はスイッチである。この分圧回
路の動作は次の通りである。
示したもので、１は入力端子、２は出力端子、３．４は
コンデンサ、５，６．７はスイッチである。この分圧回
路の動作は次の通りである。
まず、最初スイッチ５．７がオン状態、スイッチ６がオ
フ状態となり、コンデンサ３に入力電圧が印加され、コ
ンデンサ４の両端電圧はＯ■となる。
フ状態となり、コンデンサ３に入力電圧が印加され、コ
ンデンサ４の両端電圧はＯ■となる。
次に、スイッチ５，７をオフ状態、スイッチ４をオン状
態とすると、コンデンサ３の電荷はコンデンサ４に移動
する。コンデンサ３．４の容量値をそれぞれＣｓ 、Ｃ
２とし、入力電圧をＶｉｎとすると、出力端子２に現わ
れる出力電圧Ｖｏｕｔは１ ｖｏｕｔ −−Ｖｉｎ ・・・（１） Ｃ１＋Ｃｔ で与えられる。すなわち、分圧比はコンデンサ３゜４の
容量値の比で決定され、例えばＣ１−０２であれば正確
に１／２となる。従って、第１図の分圧回路を複数縦続
接続すればＡ／Ｄ変換器で必要な複数の基準電圧を得る
ことができる。
態とすると、コンデンサ３の電荷はコンデンサ４に移動
する。コンデンサ３．４の容量値をそれぞれＣｓ 、Ｃ
２とし、入力電圧をＶｉｎとすると、出力端子２に現わ
れる出力電圧Ｖｏｕｔは１ ｖｏｕｔ −−Ｖｉｎ ・・・（１） Ｃ１＋Ｃｔ で与えられる。すなわち、分圧比はコンデンサ３゜４の
容量値の比で決定され、例えばＣ１−０２であれば正確
に１／２となる。従って、第１図の分圧回路を複数縦続
接続すればＡ／Ｄ変換器で必要な複数の基準電圧を得る
ことができる。
しかしながら、集積回路等において全く同一容量値のコ
ンデンサを実現するのは回能であるから、第１図の構成
ではコンデンサ３．４の容量ｔａｃｔ 。
ンデンサを実現するのは回能であるから、第１図の構成
ではコンデンサ３．４の容量ｔａｃｔ 。
Ｃ２の比の精度より高い精度の分圧比を実現することは
できない。分圧比の精度を高くしようとすると、Ｃ１，
Ｃ２の値を大きくしてその比を大きくする必要があり、
占有面積が増大するという問題が生じることになる。
できない。分圧比の精度を高くしようとすると、Ｃ１，
Ｃ２の値を大きくしてその比を大きくする必要があり、
占有面積が増大するという問題が生じることになる。
［発明の目的］
この発明の目的は、使用するコンデンサの容量値の誤差
の影響を極力小さくして極めて高い精度で１／２の分圧
比を実現できる分圧回路を提供することである。
の影響を極力小さくして極めて高い精度で１／２の分圧
比を実現できる分圧回路を提供することである。
［発明の概要］
この発明に係る分圧回路は、第１および第２のコンデン
サと、これら第１および第２のコンデンサを直列接続し
た状態でその直列回路の両端に入力電圧を印加する第１
のモードと、第１および第２のコンデンサを並列に接続
した状態でその並列回路の両端より出力電圧を取出す第
２のモードとを交互に繰返すスイッチング手段とを備え
たことを特徴としている。
サと、これら第１および第２のコンデンサを直列接続し
た状態でその直列回路の両端に入力電圧を印加する第１
のモードと、第１および第２のコンデンサを並列に接続
した状態でその並列回路の両端より出力電圧を取出す第
２のモードとを交互に繰返すスイッチング手段とを備え
たことを特徴としている。
すなわち、入力電圧を第１および第２のコンデンサによ
り分圧し、次いでそれぞれのコンデンサの両端電圧を合
成して平均化して、その平均化により得られた入力電圧
の１／２の電圧をコンデンサの容量値の誤差の影響が除
去されたｊａｉ１１的な分圧出力電圧として得るように
したものである。
り分圧し、次いでそれぞれのコンデンサの両端電圧を合
成して平均化して、その平均化により得られた入力電圧
の１／２の電圧をコンデンサの容量値の誤差の影響が除
去されたｊａｉ１１的な分圧出力電圧として得るように
したものである。
［発明の効果］
この発明によれば、第１および第２のコンデンサの容量
値の比が設計値からずれていたとしても、両コンデンサ
が並列接続されて各両端電圧が合成される段階でその容
量値の比の誤差が相殺されるので、最終的な分圧比の誤
差は大幅に圧縮される。
値の比が設計値からずれていたとしても、両コンデンサ
が並列接続されて各両端電圧が合成される段階でその容
量値の比の誤差が相殺されるので、最終的な分圧比の誤
差は大幅に圧縮される。
従って、１／２の分圧比を極めて高精度に得ることがで
きる。また、この場合分圧比の精度を上げるために使用
するコンデンサの容量値を大きくする必要がないので、
集積回路化した場合の占有面積を小さくすることが可能
である。
きる。また、この場合分圧比の精度を上げるために使用
するコンデンサの容量値を大きくする必要がないので、
集積回路化した場合の占有面積を小さくすることが可能
である。
［発明の実施例］
第２図はこの発明の一実施例に係る分圧回路の構成を示
すものである。第２図において１１は入力端子、１２は
出力端子、１３．１４は容量値のほぼ等しい第１および
第２のコンデンサ（容量値をそれぞれＣ１、Ｃ２とする
）である。第１のコンデンサ１３の一端は入力端子１１
に接続され、第２のコンデンサの一端は基準電位点であ
るグラウンドＧＮＤに接続されている。
すものである。第２図において１１は入力端子、１２は
出力端子、１３．１４は容量値のほぼ等しい第１および
第２のコンデンサ（容量値をそれぞれＣ１、Ｃ２とする
）である。第１のコンデンサ１３の一端は入力端子１１
に接続され、第２のコンデンサの一端は基準電位点であ
るグラウンドＧＮＤに接続されている。
また、この実施例ではスイッチング手段として第１〜第
４のスイッチ１５〜１８が用いられている。すなわち、
第１のスイッチ１５は入力端子１１と第１のコンデンサ
１３の一端との間に接続され、第２のスイッチ１６は第
１のコンデンサ１３の他端と第２のコンデンサ１４の他
端との間に接続され、第３のスイッチ１７は第１のコン
デンサ１３の一端と第２のコンデンサ１４の他端との閾
に接続され、第４．のスイッチ１９は第１のコンデンサ
１３の他端とグラウンドＧＮＤとの間に接続されている
。
４のスイッチ１５〜１８が用いられている。すなわち、
第１のスイッチ１５は入力端子１１と第１のコンデンサ
１３の一端との間に接続され、第２のスイッチ１６は第
１のコンデンサ１３の他端と第２のコンデンサ１４の他
端との間に接続され、第３のスイッチ１７は第１のコン
デンサ１３の一端と第２のコンデンサ１４の他端との閾
に接続され、第４．のスイッチ１９は第１のコンデンサ
１３の他端とグラウンドＧＮＤとの間に接続されている
。
スイッチ１５〜１８は例えばＭＯＳトランジスタが用い
られ、図示されていない制御回路により次のように２つ
のモードに従って制御される。まず、第１のモードでは
スイッチ１５．１６がオン状態、スイッチ１７．１８が
オフ状態となり、分圧回路の等価回路は第３図（ａ）に
示すようになる。すなわち、コンデンサ１３．１４が入
力端子１１とグラウンドＧＮＤとの間に直列に接続され
、この直列回路の両端に入力電圧Ｖｉｎが印加される。
られ、図示されていない制御回路により次のように２つ
のモードに従って制御される。まず、第１のモードでは
スイッチ１５．１６がオン状態、スイッチ１７．１８が
オフ状態となり、分圧回路の等価回路は第３図（ａ）に
示すようになる。すなわち、コンデンサ１３．１４が入
力端子１１とグラウンドＧＮＤとの間に直列に接続され
、この直列回路の両端に入力電圧Ｖｉｎが印加される。
このとき、第２のコンデンサ１４の両端電圧をＶＸとす
ると、次式が成立する。
ると、次式が成立する。
ｑｘ−＜Ｖ：ｎ−Ｖｘ）Ｃｓ ・”−１２３Ｑ ２−
Ｖｘ−Ｃ２・”・１３１ ここで、ｑｌ 、Ｃ２はそれぞれコンデンサＣｔ。
Ｖｘ−Ｃ２・”・１３１ ここで、ｑｌ 、Ｃ２はそれぞれコンデンサＣｔ。
Ｃ２の電荷である。
次に、第２のモードではスイッチ１７．１８がオン状態
、スイッチ１５．１６がオフ状態となり、分圧回路の等
価回路は第３図（ｂ）に示すようになる。すなわち、コ
ンデンサ１３．１４が出力端子１２とグラウンドＧＮＤ
との間に並列接続され、その並列回路の両端電圧が出力
端子１２に分圧出力電圧■ｏｕｔとし取出される。この
場合、電荷保存の法則によりコンデンサ１３．１４の電
荷の和は一定であるから、その両端電圧、つまり分圧出
力電圧ｖｏｕｔは となる。すなわち、 ここで、分圧出力電圧ＶＯｕｔの精度を考察する。
、スイッチ１５．１６がオフ状態となり、分圧回路の等
価回路は第３図（ｂ）に示すようになる。すなわち、コ
ンデンサ１３．１４が出力端子１２とグラウンドＧＮＤ
との間に並列接続され、その並列回路の両端電圧が出力
端子１２に分圧出力電圧■ｏｕｔとし取出される。この
場合、電荷保存の法則によりコンデンサ１３．１４の電
荷の和は一定であるから、その両端電圧、つまり分圧出
力電圧ｖｏｕｔは となる。すなわち、 ここで、分圧出力電圧ＶＯｕｔの精度を考察する。
第２図の分圧回路において、コンデンサ１３．１４の容
量値Ｃ１，Ｃ２は設計値に対して誤差を持つでいる。従
って、ｃｌとＣ２とは正確に等しくはなく、ある誤差を
持つ。そこで、これらの誤差を考慮してＣＩ と０２と
の関係を次のように定義する。
量値Ｃ１，Ｃ２は設計値に対して誤差を持つでいる。従
って、ｃｌとＣ２とは正確に等しくはなく、ある誤差を
持つ。そこで、これらの誤差を考慮してＣＩ と０２と
の関係を次のように定義する。
Ｃ２−（１＋α）Ｃｔ ・・・・・・（■このとき、（
５）式は すなわち、αが０のときくＣＩと０２が等しいとき）、
分圧出力電圧はｖ ｏｕｔは正確に入力電圧Ｖｉｎの１
／２となる。
５）式は すなわち、αが０のときくＣＩと０２が等しいとき）、
分圧出力電圧はｖ ｏｕｔは正確に入力電圧Ｖｉｎの１
／２となる。
しかしながら、この発明によればαが０でなくとも、分
圧比を正確に１／２にすることができる。
圧比を正確に１／２にすることができる。
このことを数式を用いて説明する。
今、（７）式においてＶｘがＶｉｎ／２に等しいとする
と、 とな・る。αは一般に１より十分に小さいので、Ｖｏｕ
ｔはほぼＶｉｎ／２となる。ここで、前記第１および第
２のモードが繰返されると、（７）式においてＶｘｌ、
ｔＱ３）式の１，１０ｕｔとほぼ等しいから、となる。
と、 とな・る。αは一般に１より十分に小さいので、Ｖｏｕ
ｔはほぼＶｉｎ／２となる。ここで、前記第１および第
２のモードが繰返されると、（７）式においてＶｘｌ、
ｔＱ３）式の１，１０ｕｔとほぼ等しいから、となる。
すなわち、分圧出力電圧ＶＯｕｔの分圧比の誤差（１／
２に対する誤差）は、α２／４のオーダーとなる。従っ
て、例えばα−０，０１としても分圧比の誤差は０．０
００１となり、容量値Ｃ１，Ｃ２の比の誤差αより大き
く圧縮される。この場合、当初Ｖｘが正確にＶｉｎ／２
に一致していなくとも、前記の動作を繰返す毎に分圧比
の誤差はα倍されてゆくので、分圧比の誤差は漸次小さ
くなる。
２に対する誤差）は、α２／４のオーダーとなる。従っ
て、例えばα−０，０１としても分圧比の誤差は０．０
００１となり、容量値Ｃ１，Ｃ２の比の誤差αより大き
く圧縮される。この場合、当初Ｖｘが正確にＶｉｎ／２
に一致していなくとも、前記の動作を繰返す毎に分圧比
の誤差はα倍されてゆくので、分圧比の誤差は漸次小さ
くなる。
以上の実施例から明らかなように、この発明によれば使
用するコンデンサの容量値の精度より格段に高い精度で
１／２の分圧比を実現することが可能である。また、容
量値を必要以上に大きくすることなく分圧比の精度向上
を達成できるので、集積回路化する場合に占有面積を小
さくおさえることができる。
用するコンデンサの容量値の精度より格段に高い精度で
１／２の分圧比を実現することが可能である。また、容
量値を必要以上に大きくすることなく分圧比の精度向上
を達成できるので、集積回路化する場合に占有面積を小
さくおさえることができる。
第３図はこの発明の他の実施例を示すもので、コンデン
サＣ１と０２との接続点の中点電位Ｖｘを外部的に決定
するようにしたものである。第３図において、１９は中
点電位Ｖｘを供給するためのスイッチ、２０は中点電位
発生回路であり、中点電位発生回路２０はこの例では抵
抗２１．２２の直列回路による分圧回路によって構成さ
れている。
サＣ１と０２との接続点の中点電位Ｖｘを外部的に決定
するようにしたものである。第３図において、１９は中
点電位Ｖｘを供給するためのスイッチ、２０は中点電位
発生回路であり、中点電位発生回路２０はこの例では抵
抗２１．２２の直列回路による分圧回路によって構成さ
れている。
この実施例によれば、コンデンサ１３．１４が第１のモ
ードで直列接続されたときの中点電位■Ｘが常に一定値
に設定されるので、第１および第２のモードを繰返す各
サイクル毎に分圧比が同一に設定されるという利点があ
る。今、中点電位発生回路２０の出力電圧ＶＭとし、そ
の誤差をβとする。すなわち、 ＶＭ−ｉ−（１−１−β） −−（１０）とする。この
電圧ＶＭが中点電位Ｖｘとして使用されるから、出力端
子１２に得られる分圧出力電圧ｖｏｕｔは（７）式より となる。すなわち、分圧出力電圧ｖｏｕｔは入力電圧Ｖ
ｉｎの１／２となり、しかもその誤差は中点電位発生回
路２０の出力電圧ＶＭの誤差βとコンチング１３．１４
の容１１１ｃｔ 、０２の比の誤差αとの積αβとなり
、仮に共に１％としても分圧比の誤差は０．０１％と極
めて小さくおさえられる。
ードで直列接続されたときの中点電位■Ｘが常に一定値
に設定されるので、第１および第２のモードを繰返す各
サイクル毎に分圧比が同一に設定されるという利点があ
る。今、中点電位発生回路２０の出力電圧ＶＭとし、そ
の誤差をβとする。すなわち、 ＶＭ−ｉ−（１−１−β） −−（１０）とする。この
電圧ＶＭが中点電位Ｖｘとして使用されるから、出力端
子１２に得られる分圧出力電圧ｖｏｕｔは（７）式より となる。すなわち、分圧出力電圧ｖｏｕｔは入力電圧Ｖ
ｉｎの１／２となり、しかもその誤差は中点電位発生回
路２０の出力電圧ＶＭの誤差βとコンチング１３．１４
の容１１１ｃｔ 、０２の比の誤差αとの積αβとなり
、仮に共に１％としても分圧比の誤差は０．０１％と極
めて小さくおさえられる。
この発明は上記実施例に限定されるものではなく、その
要旨を逸脱しない範囲で種々変形実施が可能であり、例
えばスイッチング手段の具体的な構成については前述し
た第１１３よび第２のモードをとりつる構成であればよ
く、多くの変形が考えられる。また、この発明の分圧回
路は１／２の分圧比の回路を複数縦続接続して用いるこ
とができ、それによって例えばＡ／Ｄ変換器で必要な一
定間隔の電圧差を有する複数の基準電圧を発生させるこ
とができる。
要旨を逸脱しない範囲で種々変形実施が可能であり、例
えばスイッチング手段の具体的な構成については前述し
た第１１３よび第２のモードをとりつる構成であればよ
く、多くの変形が考えられる。また、この発明の分圧回
路は１／２の分圧比の回路を複数縦続接続して用いるこ
とができ、それによって例えばＡ／Ｄ変換器で必要な一
定間隔の電圧差を有する複数の基準電圧を発生させるこ
とができる。
【図面の簡単な説明】
第１図は従来の分圧回路の一例を示す図、第２図はこの
発明の一実施例に係る分圧回路の構成を示す図、第３図
（ａ）（ｂ）は同実施例の動作を説明するための各モー
ドでの等価回路図、第４図はこの発明の他の実施例に係
る分圧回路の構成を示す図である。 １１・・・入力端子、１・・・出力端子、１３．１４・
・・第１および第２のコンデンサ、１５〜１８・・・第
１〜第２のスイッチ、１９・・・中点電位供給用スイッ
チ、２０川中点電位発生回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 ５ 第３図 （ａ） （ｂ） 第４図 １ら
発明の一実施例に係る分圧回路の構成を示す図、第３図
（ａ）（ｂ）は同実施例の動作を説明するための各モー
ドでの等価回路図、第４図はこの発明の他の実施例に係
る分圧回路の構成を示す図である。 １１・・・入力端子、１・・・出力端子、１３．１４・
・・第１および第２のコンデンサ、１５〜１８・・・第
１〜第２のスイッチ、１９・・・中点電位供給用スイッ
チ、２０川中点電位発生回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 ５ 第３図 （ａ） （ｂ） 第４図 １ら
Claims (2)
- （１）第１および第２のコンデンサと、これら第１およ
び第２のコンデンサを直列接続した状態でその直列回路
の両端に入力電圧を印加する第１のモードと、前記第１
および第２のコンデンサを並列に接続した状態でその並
列回路の両端より出力電圧を取出す第２のモードとを交
互に繰返すスイッチング手段とを備えたことを特徴とす
る分圧回路。 - （２）第１のコンデンサの一端は出力端子に接続され、
第２のコンデンサの一端は基準電位点に接続され、スイ
ッチング手段は第１のコンデンサの一端と入力端子との
間に接続された第１のスイッチと、第１のコンデンサの
他端と第２のコンデンサの他端との間に接続された第２
のスイッチと、第１のコンデンサの一端と第２のコンデ
ンサの他端と間に接続された第３のスイッチおよび第１
のコンデンサの他端と基準電位点との間に接続された第
４のスイッチを含んで構成され、第１のモードでは第１
および第２のスイッチがオン状態、第３および第４のス
イッチがオフ状態となり、第２のモードでは第１および
第２のスイッチがオフ状態、第３および第４のスイッチ
がオン状態となることを特徴とする特許請求の範囲第１
項記載の分圧回路。 （３スイッチング手段は第１のモードにおいて第１およ
び第２のコンデンサの接続点に中点電位を供給する手段
を有するものであることを特徴とする特許請求の範囲第
１項または第２項記載の分圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5580384A JPS60199213A (ja) | 1984-03-23 | 1984-03-23 | 分圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5580384A JPS60199213A (ja) | 1984-03-23 | 1984-03-23 | 分圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60199213A true JPS60199213A (ja) | 1985-10-08 |
Family
ID=13009075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5580384A Pending JPS60199213A (ja) | 1984-03-23 | 1984-03-23 | 分圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60199213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100630902B1 (ko) | 2005-05-19 | 2006-10-04 | 한국과학기술원 | 나누기-더하기 회로와 이를 이용한 고해상도 디지털아날로그 변환기 |
-
1984
- 1984-03-23 JP JP5580384A patent/JPS60199213A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100630902B1 (ko) | 2005-05-19 | 2006-10-04 | 한국과학기술원 | 나누기-더하기 회로와 이를 이용한 고해상도 디지털아날로그 변환기 |
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