JPS601966B2 - 非接地型可変キャパシタンス回路 - Google Patents
非接地型可変キャパシタンス回路Info
- Publication number
- JPS601966B2 JPS601966B2 JP52009230A JP923077A JPS601966B2 JP S601966 B2 JPS601966 B2 JP S601966B2 JP 52009230 A JP52009230 A JP 52009230A JP 923077 A JP923077 A JP 923077A JP S601966 B2 JPS601966 B2 JP S601966B2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- capacitance
- input terminal
- resistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 244000201986 Cassia tora Species 0.000 description 1
- 206010010071 Coma Diseases 0.000 description 1
- 241000257303 Hymenoptera Species 0.000 description 1
- 241000270666 Testudines Species 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 210000005069 ears Anatomy 0.000 description 1
- NCAIGTHBQTXTLR-UHFFFAOYSA-N phentermine hydrochloride Chemical compound [Cl-].CC(C)([NH3+])CC1=CC=CC=C1 NCAIGTHBQTXTLR-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/46—One-port networks
- H03H11/48—One-port networks simulating reactances
- H03H11/481—Simulating capacitances
Landscapes
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は簡単な回路により実現される非接地型可変キャ
パシタンス回路に関する。
パシタンス回路に関する。
近年集積回路による演算増幅器（オベアンプ）を用いた
回路が種々提案され実用に供されている。
回路が種々提案され実用に供されている。
この種の回路のひとつにオベアンブを利用して実現され
るィンダクタンス及びキャパシタンスがある。このうち
インダクタンス回路については、本出願人により特関昭
５３−６３９４７が提案されており、従って本発明はキ
ヤパシタンス回路に関する。従来の技術による可変キャ
パシタンス回路あるいはキャパシタンスマルチプライヤ
回路としてはＺ第１図にしめす接地型回路が実現されて
いる。
るィンダクタンス及びキャパシタンスがある。このうち
インダクタンス回路については、本出願人により特関昭
５３−６３９４７が提案されており、従って本発明はキ
ヤパシタンス回路に関する。従来の技術による可変キャ
パシタンス回路あるいはキャパシタンスマルチプライヤ
回路としてはＺ第１図にしめす接地型回路が実現されて
いる。
第２図はこの回路の等価回路をしめす。ここで、合成容
量Ｃｏ及び直列抵抗分ＲＳの値は次のごとく示される。
Ｃ。
量Ｃｏ及び直列抵抗分ＲＳの値は次のごとく示される。
Ｃ。
＝昼妻‐ＣＩ， ＲＳ＝Ｒ３ Ｚ従って第１図の
キャパシタンス回路の欠点として、本質的に合成容量の
一端が接地される接地型であること及び直列抵抗分ＲＳ
が存在することがあげられる。特に後者の直列抵抗分に
関しては、２回路設計においてはキヤパシタンスは無損
失として扱われているので、実用上大きな欠点となる。
従って本発明は従来の技術の上記欠点を除去し、非接地
型でかつ直列抵抗分の存在しないキャパシタンス回路を
提供することを目的とし、本発２明によるキャパシタン
ス回路は２個のオベアンプと２個のキヤパシタンス及び
３個の抵抗により実現される。第３図は本発明によるキ
ャパシタンス回路の回路図、第４図はその等価回路をし
めす。
キャパシタンス回路の欠点として、本質的に合成容量の
一端が接地される接地型であること及び直列抵抗分ＲＳ
が存在することがあげられる。特に後者の直列抵抗分に
関しては、２回路設計においてはキヤパシタンスは無損
失として扱われているので、実用上大きな欠点となる。
従って本発明は従来の技術の上記欠点を除去し、非接地
型でかつ直列抵抗分の存在しないキャパシタンス回路を
提供することを目的とし、本発２明によるキャパシタン
ス回路は２個のオベアンプと２個のキヤパシタンス及び
３個の抵抗により実現される。第３図は本発明によるキ
ャパシタンス回路の回路図、第４図はその等価回路をし
めす。
第３図に＊３＊おいて参照番号１は第１抵抗（抵抗値Ｒ
，）、２は第２抵抗（抵抗値Ｒ，）、３は第３抵抗（抵
抗値Ｒ２）、４は第１キャパシタンス（容量Ｃ）、５は
第２キャパシタンス（容量Ｃ）、６と７はオベアンプ、
８は入力端子、９は出力端子、８ａと９ａは入出力端子
の共通接地端子である。第３図の回路のアドミタンス行
列Ｙはｍ＝ＳＣ（・十母〉，−ＳＣ（・嶋）．・・。
，）、２は第２抵抗（抵抗値Ｒ，）、３は第３抵抗（抵
抗値Ｒ２）、４は第１キャパシタンス（容量Ｃ）、５は
第２キャパシタンス（容量Ｃ）、６と７はオベアンプ、
８は入力端子、９は出力端子、８ａと９ａは入出力端子
の共通接地端子である。第３図の回路のアドミタンス行
列Ｙはｍ＝ＳＣ（・十母〉，−ＳＣ（・嶋）．・・。
）−ＳＣ（・十亀）’ＳＣ（・十蟻となる。
ここでｓはｊのをしめす。従って、第３欧回路‘ま第側
こおし、てＣ。＝Ｃ（１十亀）とおいたものと等価とな
り、直列抵抗成分を全くふくまないキヤパシタンス回路
が得ぁぇる。第３図において抵抗１と２、又は抵抗３を
可変抵抗とすることにより可変キャパシタンス回路又は
キャパシタンスマルチプラィャが得られる。第５図は本
発明によるキャバシタンス回路の別の実施例の回路図で
、この実施例ではキャパシタンス４及び５が損失分（コ
ンダクタンスＧ）をふくむとき、この損失分を補償する
こと−が出来る。
こおし、てＣ。＝Ｃ（１十亀）とおいたものと等価とな
り、直列抵抗成分を全くふくまないキヤパシタンス回路
が得ぁぇる。第３図において抵抗１と２、又は抵抗３を
可変抵抗とすることにより可変キャパシタンス回路又は
キャパシタンスマルチプラィャが得られる。第５図は本
発明によるキャバシタンス回路の別の実施例の回路図で
、この実施例ではキャパシタンス４及び５が損失分（コ
ンダクタンスＧ）をふくむとき、この損失分を補償する
こと−が出来る。
第５図で、第３図と同じ参照番号は第３図と同じものを
しめし、４ａと５ａは各々キヤパシタンス４と５の損失
分、１０と１１とは該損失を補償するために各々オベア
ンプ６と７の正入力端子と該オベアンプの出力端子の間
に挿入される抵抗（抵抗値Ｒ３）である。第５図の回路
のアドミタンス行列は次のごとくなる。
しめし、４ａと５ａは各々キヤパシタンス４と５の損失
分、１０と１１とは該損失を補償するために各々オベア
ンプ６と７の正入力端子と該オベアンプの出力端子の間
に挿入される抵抗（抵抗値Ｒ３）である。第５図の回路
のアドミタンス行列は次のごとくなる。
〔Ｙ〕＝Ｓｃ（１母〉十Ｇ（・母）‐孝馬，‐｛Ｓｃ（
・十隻）心（・十島）‐憲３｝ ，．．，．．‐｛Ｓｃ
（・十島）心（１十農）‐Ｒ器３｝Ｓｃ（・俄）十Ｇ（
１母）‐廉さま誌寅高台こず；耳髪ふて巻き。
・十隻）心（・十島）‐憲３｝ ，．．，．．‐｛Ｓｃ
（・十島）心（１十農）‐Ｒ器３｝Ｓｃ（・俄）十Ｇ（
１母）‐廉さま誌寅高台こず；耳髪ふて巻き。
墓抗三‘宅’髪憂さ１によりキャパシタンス４と５の損
失分を補償した純キャパシタンス回路が得られる。以上
実施例により説明したごとく、本発明により、２個のオ
ベアンプ、２個のキャパシタンス及び３個の抵抗により
構成される簡単な回路により損失分を含まない非接地型
のキヤパシタンス回路が得られる。
失分を補償した純キャパシタンス回路が得られる。以上
実施例により説明したごとく、本発明により、２個のオ
ベアンプ、２個のキャパシタンス及び３個の抵抗により
構成される簡単な回路により損失分を含まない非接地型
のキヤパシタンス回路が得られる。
第１図は従来のキャパシタンス回路、第２図は第１図の
等価回路、第３図は本発明によるキャパシタンス回路、
第４図は第３図の等価回路、第５図は本発明による別の
キャパシタンス回路である。 １，２，３，１０，１１：抵抗、４，５；キャパシタン
ス、４ａ，５ａ；キヤパシタンス４，５の損失コンダク
タンス、６，７；オベアンプ、８：入力端子、９；出力
端子、８ａ，９ａ；共通接地端子。 叢／図 第２図 第う図 第４図 姿づ図
等価回路、第３図は本発明によるキャパシタンス回路、
第４図は第３図の等価回路、第５図は本発明による別の
キャパシタンス回路である。 １，２，３，１０，１１：抵抗、４，５；キャパシタン
ス、４ａ，５ａ；キヤパシタンス４，５の損失コンダク
タンス、６，７；オベアンプ、８：入力端子、９；出力
端子、８ａ，９ａ；共通接地端子。 叢／図 第２図 第う図 第４図 姿づ図
Claims (1)
- 【特許請求の範囲】 １ 第１オペアンプ及び第２オペアンプと、第１オペア
ンプの正入力端子に接続される入力端子及び該正入力端
子と第２オペアンプの出力端子の間に接続される第１キ
ヤパシタンスと、第１オペアンプの負入力端子と第１オ
ペアンプの出力端子の間に接続される第１抵抗と、第２
オペアンプの負入力端子と第２オペアンプの出力端子の
間に接続され第１抵抗にほゞ等しい抵抗値の第２抵抗と
、第１オペアンプの負入力端子と第２オペアンプの負入
力端子の間に接続される第３抵抗と、第１オペアンプの
出力端子と第２オペアンプの正入力端子の間に接続され
、前記第１キヤパシタンスにほゞ等しい第２キヤパシタ
ンスと、第２オペアンプの正入力端子に接続される出力
端子と、共通接地端子とを有し、前記各抵抗の抵抗値を
調整することによりキヤパシタンスを可変とすることを
特徴とする非接地型可変キヤパシタンス回路。 ２ 第１オペアンプ及び第２オペアンプと、第１オペア
ンプの正入力端子に接続される入力端子及び該正入力端
子と第２オペアンプの出力端子の間に接続される第１キ
ヤパシタンスと、第１オペアンプの負入力端子と第１オ
ペアンプの出力端子の間に接続される第１抵抗と、第２
オペアンプの負入力端子と第２オペアンプの出力端子の
間に接続され第１抵抗にほゞ等しい抵抗値の第２抵抗と
、第１オペアンプの負入力端子と第２オペアンプの負入
力端子の間に接続される第３抵抗と、第１オペアンプの
出力端子と第２オペアンプの正入力端子の間に接続され
、第１キヤパシタンスにほゞ等しい第２キヤパシタンス
と、第２オペアンプの正入力端子に接続される出力端子
と、共通接地端子とを有し、第１オペアンプの正入力端
子と該オペアンプの出力端子の間及び第２オペアンプの
正入力端子と該オペアンプの出力端子の間に各々別の抵
抗が接続され、該抵抗の抵抗値が１／（Ｒ＿３）＝Ｇ（
１＋（Ｒ＿１）／（Ｒ＿２））、（ここでＲ＿１は第１
及び第２抵抗の抵抗値、Ｒ＿２は第３抵抗の抵抗値、Ｒ
＿３は前記別の抵抗の抵抗値、Ｇは第１及び第２キヤパ
シタンスの損失コンダクタンス）であり、前記各抵抗の
抵抗値を調整することによりキヤパシタンスを可変とす
ることを特徴とする非接地型可変キヤパシタンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52009230A JPS601966B2 (ja) | 1977-02-01 | 1977-02-01 | 非接地型可変キャパシタンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52009230A JPS601966B2 (ja) | 1977-02-01 | 1977-02-01 | 非接地型可変キャパシタンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5395554A JPS5395554A (en) | 1978-08-21 |
| JPS601966B2 true JPS601966B2 (ja) | 1985-01-18 |
Family
ID=11714596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52009230A Expired JPS601966B2 (ja) | 1977-02-01 | 1977-02-01 | 非接地型可変キャパシタンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601966B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995034951A1 (en) * | 1994-06-13 | 1995-12-21 | Takeshi Ikeda | Oscillator |
| WO1995034950A1 (en) * | 1994-06-13 | 1995-12-21 | Takeshi Ikeda | Oscillator |
| WO1996004709A1 (fr) * | 1994-08-01 | 1996-02-15 | Takeshi Ikeda | Oscillateur |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0249222U (ja) * | 1988-09-30 | 1990-04-05 |
-
1977
- 1977-02-01 JP JP52009230A patent/JPS601966B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995034951A1 (en) * | 1994-06-13 | 1995-12-21 | Takeshi Ikeda | Oscillator |
| WO1995034950A1 (en) * | 1994-06-13 | 1995-12-21 | Takeshi Ikeda | Oscillator |
| WO1996004709A1 (fr) * | 1994-08-01 | 1996-02-15 | Takeshi Ikeda | Oscillateur |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5395554A (en) | 1978-08-21 |
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