JPS60194897A - 通信交換システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は交換回路網とインターフェイス回路を通って
結合された共通制御装置を備えた複数のターミナル回路
を具備している通信交換システムに関するものである。

［発明の技術的背景］ そのようなシステムについてはベルギー特許第８９４４
２２号に記載されている。この従来のシステムの欠点は
インターフェイス回路の事故の場合に関係するターミナ
ル回路、例えば通信ラインがサービスできなくなること
である。信頼性を増加させるための可能な方法これらの
ラインを複数の上記共通制ｔＩｌ装置と関係させ、後者
をそれぞれインターフェイス回路を介して交換回路網と
結合させる方法である。しかしながら、そのようなシス
テムは比較的複雑であり、したがって高価である。

［発明の概要］ この発明の目的は上述の形式のシステムであるが、信頼
性が高く、しかも比較的簡単な構成のシステムを提供す
ることである。

この発明によれば、この目的は、前記共通制御装置は非
同期で動作する複数の前記インターフェイス回路を介し
て前記交換回路網と結合され、前記共通の制御装置は、
プロセッサおよび前記インターフェイス回路のそれぞれ
に前記プロセッサを次々に割当てる制御手段を具備して
いる通信交換システムによって達成される。

複数のインターフェイス回路を使用することによって、
信頼性は増加し、インターフェイス回路が共通の制御装
置のプロセッサを共用することによってシステムは増加
された信頼性に影響を与えることなく比較的簡単な構成
にすることができる。

上述の、およびその他のこの発明の特徴は添附図面を参
照した以下の説明によってさらに明らかにされるであろ
う。

［発明の実施例］ 主として第１図・。参照すると、そこに示されたデジタ
ル通信交換システムは複数のライン回路グループを備え
、各グループは共通の制御装置ＤＰＴＣを備えている。

さらに詳しく説明すると、３２個のＤＰＴＣの各ＤＰＴ
Ｃはトランスコーダおよびフィルタ回路ＴＣＰと関連し
、両者は１６のライン回路ＬＣＯ〜１５に共通であり、
それらライン回路はさらにデジタル信号プロセッサＤＳ
ＰおよびＬｌ　、Ｌ２のようなラインにアクセスする加
入者ラインインターフェイス回路５ＬＩＣを備えている
。図示の交換システムにおいては通話信号はＰＣＭワー
ドに変換される。トランスコーダおよびフィルタ回路Ｔ
ＣＰの目的は線形ＰＣＭワードを圧縮されたＰＣＭワー
ドに、或いはその反対に変換することである。１６個の
デジタル信号プロセッサＤＳＰは主としてアナログ−デ
ジタル変換およびデジタル−アナログ変換動作を行ない
１、加入者ラインインターフェイス回路５ＬＩＣはライ
ン制御および管理を行なうことができる。上記３２のＤ
ＰＴＣはＴＤＭ　（時分割多重）リンクＴＩＮＡ／Ｂお
よびＴＯＵＴＡ／Ｂおよび２個のターミナル制御装置Ｔ
ＣＥＡおよびＴＣＥＢを介して電話交換回路網ＳＮＷに
結合されている。ターミナル制御装置ＴＣＥＡおよびＴ
ＣＥＢはそれぞれエレクトリカル・コミユニケイジョン
第５６巻第２／３号第１３５〜１４７頁に記載されたよ
うな形式％式％ クラスタを形成している３２のＤＰＴＣは相互接続され
ており、それらのそれぞれの目的は３２×１６＝　５１
２のラインまたはターミナル間および２個のターミナル
制御装置ＴＣＥＡおよびＴＣＥＢ間のインターフェイス
として動作することである。

データはそれぞれターミナルＴＩＮＡ、ＴＯＵＴへおよ
びＴＩＮＢ、ＴＯＵＴＢを有する上記７０Ｍリンクを介
してＤＰＴＣとこれらのターミナル制御装置ＴＣＥＡと
の間で伝送される。これらの７０Ｍリンクは全て４０９
６Ｍ　Ｈｚの周波数で動作し、１２５マイクロ秒のフレ
ームが使用される。各フレームは３２チヤンネルよりな
り、各チャンネルは１６タイムスロツトよりなる。後述
するようにこの制御装置の目的はチャンネル１６を介し
てＴＣＥＡとＴＣＥＢを交互にＤＰＴＣとの間で制御デ
ータの転送をするように制御することである。

次に第２図を参照すると、チップ上に集積され、図示の
ように接続されたＤＰＴＣの各構成要素が示されている
。

直列入力並列出力レジスタＳ　Ｉ　ＰＯＡおよびＳＩ　
ＰＯＢは入力端子ＴＩＮＡおよびＴＩＮＢを有し、それ
らはそれぞれ上記７０Ｍリンクを介してターミナル制御
装置ＴＣＥＡおよびＴＣＥＢと接続されており、一方並
列入力直列出力レジスタＰＩＳＯＡおよびＰ　Ｉ　ＳＯ
Ｂはそれぞれ出力端子ＴＯｔＪＴＡおよびＴＯＵＴＢを
介して、およびそれらと同じ名称の７０Ｍリンクを介し
てターミナル制御装置、　Ｔ　ＣＥ　ＡおよびＴＣＥＢ
と接続されている。これら４冊のレジスタは１６ビツト
データバスＤＦ−Ｄｏによって２個の命令レジスタＩＲ
ＡおよびＩＲＢに接続されている。上記レジスタ間のデ
ータの転送はＤＰＴＣのチャンネル１６デコータＣＨ１
６ＤＥＣによって発生される制御信号によつて行われる
。これらの信号は５ＩＰＯＡからデータを読み取りそれ
らをＩＲＡに書込むＷ１６Ａ、　ＩＲＡからデータを読
み取りそれらをＰＩＳＯＡに書込むＲ１６Ａ、データを
５ＩＰＯＢからＩＲＢに転送するＷ１６Ｂ、ＩＲＢから
Ｐ　Ｉ　ＳＯＢにデータを転送するＲ　１６Ｂである。

２個の命令レジスタＩＲＡおよびＩＲＢはまたリセット
信号ＩＲＲＥＳＡおよびＩＲＲＥＳＢにより制御される
入力を有し、それらは付勢されたときこれらの命令レジ
スタＩＲＡおよびＩＲＢの内容をそれぞれ０に等しくす
る。さらに命令レジスタＩＲＡおよびＩＲＢは８ピッｊ
−バスＢＢ７〜ＢＢＯによって例えば制御レジスタ、ラ
イン駆動およびダイナミックＲＡＭおよびミスマツチデ
ータを蓄積するＦＩＦＯを含むＤＰＴＣの他の回路（図
示せず）に接続されている。これらの回路は本出願人の
ベルギー特許第８９８９５９号に詳しく記載されている
。

レジスタセレクタＭＬＪＸＩは２本のそれぞれの１６ビ
ツトバスによって命令レジスタＩＲＡ、ＩＲＢに接続さ
れ、他の１６ビツトバスＩＲＦ−ＩＲ。

によって構成された出力を備えている。このレジスタセ
レクタＭＵＸ１はＤＰＴＣがそのＡ側すなわちＴＣＥＡ
、ＩＲＡに対して動作するか、そのＢ側すなわちＴＣＥ
Ｂ、ＩＲＢに対して動作するかを示す選択信号Ａ／Ｂに
よって制御される。選択信号Ａ／Ｂの論理値１またはＯ
の作用で、ＩＲＡの内容またはＩＲＢの内容がそれぞれ
ＭＵＸＩの出力バスに出力される。

チャンネル１６主デコーダ兼ラツチ回路ＣＨ１６ＭＤＥ
Ｃは１６どットバスＩＲＦ−ＩＲＱに接続された入力を
備え、レジスタセレクタＭＵＸ１によって選択された命
令レジスタＩＲＡまたはＩＲＢの内容を受信するように
構成されている。その目的はこの命令レジスタ中に含ま
れた命令の動作符号を解読し、その同様の名称の出力端
子ＳＯＰ、ＴＳ、Ｒ／Ｗ、５ＯＰＳＣＡＮ、およびＥＯ
Ｐにそのコードに対応したそれぞ別々の出力信号を与え
ることである。さらに命令レジスタに蓄積された命令が
データを含むとき後者は詳細については後述するように
ＣＨ１６Ｍ　Ｄ　Ｅ　Ｃの４ビツト出力バスＣＣ３〜Ｃ
ＣＯまたは３ビツト出力バスＲＹＡＤ２〜ＲＹＡＤＯの
いずれかに出力を与える。チャンネル１６主デコーダ兼
ラツチ回路ＣＨ１６Ｍ　Ｄ　Ｅ　Ｃはまた前記選択信号
Ａ／Ｂによって制御される。

ＣＨ１６ＭＤＥＣの出力信号はその端子ＴＳおよびＥＯ
Ｐに発生し、ＤＰＴＣターミナルセレクタおよびラッチ
回路ＤＰＴＣ３ＥＬに供給され、そのＤＰＴＣ８ＥＬは
選択信号Ａ／Ｂ、入力ＳＴＲに与えられたＤＰＴＣの識
別信号、および１６ビツｈバスＩＲＦ−ＩＲＱの一部に
与えられる５ヒツトｌＲ８−ｌＲ４によってさらに制御
される。このセレクタの目的は後述のようにその出力に
ターミナル選択信号ＳＥＬを発生することである。この
ターミナル選択信号ＳＥＬ、上記ＣＨ１６ＭＤＥＣの出
力信＠ＳＯＰ、ＴＳ、Ｒ／Ｗ、５ＯＰＳＣＡＮ、および
ＥＯＰ、ＤＰＴＣの共通ライン処理装置（図示せず）に
よって発生された信号ＥＯＰＳＣＡＮおよびＭＹＴＵＲ
Ｎおよびインターフェイス制御装置兼ラッチ回路ＡＵＴ
ＯＭＡＴＯＮにより与えられるプロセッザリクエスト信
号ＰＲＥＱはマルチプレクサＭＵＸ２の入力の全体を構
成し、このマルチプレクサＭＵＸ２は２キロビツトプロ
グラムされた読取り専用メモリＰＲＯＭ出力端子ＣＴＲ
Ｌ３から供給される一組の入力制御信号ＣＴＲＬ３の制
御下に出力信号Ｘを与える。信号Ｘは論理装置ＩＵに与
えられ、この論理装置ＬＵに選択信号Ａ／Ｂ、ＰＲＯＭ
の出力端子０ＰＣＤＥに出力される信号、制御論理回路
ＣＬＣによって発生される承諾信号ＥＡＣＫもまた供給
される。

論理装置ＬＵは２個のプログラムカウンタＰＣＡおよび
ＰＣＢを制御し、プログラムカウンタＰＣＡ　ｄ３よび
ＰＣＢは共にＦＲＯＭの端子ＣＴＲＬｌに結合され、そ
の出力はプログラムカウンタセレクタＭＵＸ３に結合さ
れ、プログラムカウンタセレクタＭＵＸ３は選択信号Ａ
／Ｂの値の関数としてＰＣＡまたはＰＣＢの内容を出力
する。

プログラムカウンタセレクタＭＵＸ３の出力はＰＲＯＭ
に関連するアドレスデコーダＡＤＲに供給され、ＰＲＯ
Ｍは出力端子０ＰＣＤＥ、ＣＴＲＬｌ　、ＣＴＲＬ２　
、ＣＴＲＬ３を有しており、その後の３個の端子は選択
信号Ａ／Ｂと共に前記制ｍ論理回路ＣＬＣに接続されて
いる。ＣＬＣはその出力に前記承諾信号ＥＡＣＫおよび
命令レジスタリセット信号ＩＲＲＥＳＡおよびＩＲＲＥ
ｓＢを発生する。命令レジスタＩＲＡおよびＩＲＢなら
びに前記他の回路（図示せず）のためにＣＬＣの他の出
力端子に読取りおよび書込み信号が発生される。

前記インターフェイス制御装置兼ラッチ回路ＡＵＴＯＭ
ＡＴＯＮはチャンネル１６デコーダＣＨ１６ＤＥＣによ
り発生された入力信号Ｗ１６ＡおよびＷｌＧＢおよび制
御論理回路ＣＬＣから供給された人力信号ＥＡＣＫを有
している。ＡＵＴＯＭＡＴＯＮの出力は選択信号Ａ／Ｂ
およびプロセッサリクエスト信号ＰＲＥＱである。

制御装置ＤＰＴＣの機能について以下説明する。

各ＤＰＴＣは７バイトの駆動情報およびライン当り、ま
たは１６ラインのターミナル当り、又はＤＰＴＣが関連
するターミナル当り１バイトの操作情報を蓄積するダイ
ナミックＲＡＭ　（図示せず）を有している。さらにそ
れは制御レジスタおよびこれらのターミナルに関連する
ミスマツチ情報ＭＭＩを蓄積するためのＦＩＦＯを備え
ている。このミスマツチ情報は走査によって得られた新
しい情報とＲＡＭの対応する走査バイトに蓄積された前
の情報とを比較することによって得られる。

情報はチャンネル１６を介して伝送されるパケットによ
ってターミナル制御装置ＴＣＥＡ、ＴＣＥＢおよびＤＰ
ＴＣの間で交換される。例えば多数のラインおよびＤＰ
ＴＣの制御レジスタに対する多数の読取りおよび肉込み
命令は単一のパケットにおいて伝送されることができる
。第３図はそのような情報パケットの伝送の一例を示し
ている。

ソースパケットＳ　Ｐ　Ｇ、ｔ　Ｔ　Ｄ　ＭリンクＴＩ
ＮＡを介してＴＣＥＡからクラスタＤＰＴＣＯ−３１に
送られ、その情報はワード単位でＴＤＭリンクＴＯＵＴ
Ａを介して復帰パケットＲＰとしてＤＰＴＧ：からＴＣ
ＥＡに戻される。そのような伝送動作の詳細については
後述する。

送られたパケットの最初のワードは常に゛パケットのス
タート°゛ワードであり、最後のワードは常に゛パケッ
トの終了″ワードであり、これらの２つのワードの間に
読取りおよび書込み命令が伝送される。それらの命令の
各グループに先行して“′ターミナル選択゛ワードとし
てそれを識別するコードを含み、またＤＰＴＣの識別信
号および命令が行われるべきラインまたはターミナルの
アドレスを含むワードがある。それ酸ターミナル選択ワ
ードに後続する各ワードおよび他のターミナル選択ワー
ドまたはパケットの終了ワードに先行する各ワードは同
じターミナルまたはＤＰＴＣの制御レジスタに関するも
のと考えることができる。

読取りおよび書込み命令はデータフィールドとＲＡＭま
たはＤＰＴＣの制御レジスタのめのアドレスを含む。読
取り命令は挿入されたデータを伴ってターミナル制御装
置ＴＣＥＡ、ＴＣＥＢに戻され、自込み命令はデータフ
ィールドにおける新しいレジスタ内容を伴ってＴＣＥＡ
、ＴＣＥＢに戻される。したがってＴＣＥＡ、ＴＣＥＢ
から受信された各ワードはＤＰＴＣ中の作用の立上がり
を与えＤＰＴＣからＴＣＥＡ、ＴＣＥＢへ復帰パケット
中に送られるべき１ワードを生じさせる。、したがって
通常復帰パケットは対応するソースパケットと同じ長さ
を持つ。しかしながら、もしもソースバケツ１〜がパケ
ットの終わりのワードのすぐ前に゛パケット走査スター
ドパワードを含んでいるならば、ＤＰＴＣのＦＩＦＯ中
に含まれた可能なＭＭＩはターミナル制御Ｉ装置に送ら
れ、その場合には復帰パケットの長さはソースパケット
の長さよりも大きいこともあり得る。

再び第２図に戻ると、あるワードが対応するＴＤＭリン
クＴＩＮＡまたはＴＩＮＢ上のチャンネル１６を通って
ＴＣＥＡまたはＴＣＥＢによって送られるとき、それは
それぞれＳ　Ｉ　ＰＯＡまたは５ＩＰＯＢ中に負荷され
る。ＴＤＭリンクＴＩＮＡまたはＴＩＮＢ上のチャンネ
ル１６の各発生においてチャンネル１６デコーダＣＨ１
６Ｄ　Ｅ　Ｃは適当な書込み信号Ｗ１６ＡまたはＷ　１
６［３を各命令レジスタＩＲＡまたはＩＲＢに供給し、
Ｓ　Ｉ　ＰＯＡまたは５ＩＰＯＢの内容をそれぞれＩＲ
ＡまたはＩＲＢに負荷する。同じ信号Ｗ１６ＡまたはＷ
　１６　ＢはまたＡＬＩＴＯＭＡＴＯＮに供給され、そ
れはこの書込み信号をラッチし、対応する選択信号Ａ／
Ｂを与える。信号ＥＡＣＫの値の関数としてプロセッサ
リクエスト信号ＰＲＥＱは後述のよりにプログラムされ
たメモリＦＲＯＭを付勢する。前記のように選択信号Ａ
／ＢはレジスタセレクタＭＵＸ１を制御し、この信号の
関数として対応する命令レジスタＩＲＡまたはＩＲＢの
内容がチャンネル１６主デコーダ兼ラツチ回路ＣＨ１６
ＭＤＥＣに供給される。

同時にこれらの内容の５個の選択されたピッｌ〜が出力
バスＩＲ８〜ＩＲ４を通ってＤＰＴＣターミナルセレク
タおよびラッチ回路ＤＰＴＣ８ＥＬに供給される。チャ
ンネル１６主デコーダ兼ラツチ回路ＣＨ１６ＭＤＥＣは
ターミナル制御装置によって伝送されたワードの種類を
識別し、検出されたコードに対応する出力信号を与える
。ＣＨ１６ＭＤＥＣにより発生されただ主出力信号はＳ
ＯＰであり、それは命令レジスタ中のパケットのスター
］・ワード、ターミナルセレクタワードにだいするＴＳ
。

読取りまたは書込み命令に対するＲ／Ｗ、パケット走査
スター１〜ワードに対する５ＯＰＳＣＡＮおよびパケッ
トの終了ワードに対するＥＯＰの存在を示す。さらに読
取りまたは書込み命令に含まれているアドレスがＣＨ１
６Ｍ　Ｄ　Ｅ　Ｃの３ビットバスＢＹＡＤ２−ＢＹＡＤ
Ｏに出力される。

ターミナル選択ワードが受信された場合には、チャンネ
ル１６主デコーダ兼ラツチ回路ＣＨ１６Ｍ　ＤＥＣはＴ
Ｓ信号を同じ名称の出力端子に出力し、ターミナル選択
ワードに含まれているターミナルアドレスをラッチする
。この回路は、２個のパケットがそれぞれＤＰＴＣのＡ
側またはＢ側から同時に受信機されることができるよう
にするために２個のターミナルアドレスをラッチするよ
うに構成されている。選択信号Ａ／Ｂの制御下にＣＨ１
６ＭＤＥＣはＤＰＴＣのＡ側またはＢ側に関するターミ
ナルアドレスをその４ビツト出力バスＣＣ３〜ＣＣＯに
出力する。ざらにＣＨ１６ＭＤＥＣの出力信号ＴＳは後
者を付勢するためＤＰＴＣターミナルセレクタおよびラ
ッチ回路ＤＰＴＣ８ＥＬに送られる。ＤＰＴＣ８Ｅはそ
れからターミナル選択ワードに含まれ、５ビツトバスＩ
Ｒ８〜ＩＲ４上をＤＰＴＣ８ＥＬに送られたＤＰＴＣ識
別値とその人力ＳＴＲにおいて指示されたＤＰＴＣ識別
値との比較を開始する。もしもこれら２個のＤＰＴＣ識
別値が等しいならば、ＤＰＴＣ８ＥＬは内部ターミナル
選択信号を発生する。ＣＨ１６Ｍ　Ｄ　ＥＣについては
２個のそのような内部ターミナル選択信号はＤＰＴＣ８
ＥＬ中にラッチされるが、選択信号Ａ／Ｂに応じてただ
１個のターミナル選択信号ＳＥＬだけがＤＰＴＣ８ＥＬ
の同じ名称の端子に出力される。ＤＰＴＣ識別１直間の
比較は命令レジスタＩＲＡおよびＩＲＢ中に現われる各
折しいターミナル選択ワードに対して行われ、ターミナ
ル選択信号ＳＥＬはパケットの終了ワードに対応づる信
号ＥＯＰがＣＨ１６ＭＤＥＣによって出力されるとき消
勢される。

Ｄ　Ｐ　Ｔ　ＣＳ　Ｅ　Ｌ　ニより発生サレＩＣ信号Ｓ
ＥＬ、ＣＨ１６ＭＤＥ’Ｃ（７）出力信号５ＯＰ１ＴＳ
、Ｒ／Ｗ。

５ＯＰＳＣＡＮ＃、Ｊ：びＥＯＰ、ＡＵＴＯＭＡＴＯＮ
により発生されたプロセッサリフニス［・信号ＰＲＥＱ
、　および信ＭＭＹＴＵＲｆｌよびＥＯＰＳＣＡＮは入
力マルチプレクサＭＵＸ２の対応する入力に供給される
。さらに詳しく説明すると、プロセッサリクエスト信号
ＰＲＥＱはＡＵＴＯＭＡＴＯＮにより信号Ｗ１６Ａおよ
びＷ１６Ｂの各発生において、すなわちＴＤＭリンクＴ
ＩＮＡおよびＴＩＮＢ上の８即１６に対して、承諾信号
ＥＡＣＫが受信されたとき送信される。信号ＭＹＴＵＲ
Ｎはコｆ７）　Ｄ　Ｐ　Ｔ　ＣがＭＭＩをＴＣＥＡ／Ｔ
ＣＥＢに送信するために選択されたびとを示し、信号Ｅ
ＯＰＳ　ＣＡ　Ｎ　４；ｔ　３２個（７）ＤＰＴＣ１７
）全ｒ（７）Ｆ　Ｉ　Ｆｏヲ蓄積するＭＭＩが空であり
、復帰パケットが予め定められた長さを超過しているこ
とを示している。

これらの２個の信号はＡおよびＢ側に関係する共通のラ
インハンドラＡおよびＢによって供給され、前述の特許
明細書に詳細に説明されている。ＭＵＸ２の入力信号の
一つはターミナルＣＴＲＬ３によって供給される入力制
御信号によって選択され、このマルチプレクサＭＵＸ２
の出力信号Ｘとして現われる。

プログラムされたメモリＦＲＯＭはＤＰＴＣ中のチャン
ネル１６命令を処理し、第６図のフローチャートに示し
たように動作する。ＰＲＯＭによって実行されたアルゴ
リズムは完全に逐次化され、ＰＲＯＭはそのマイクロプ
ログラム中で次のセットの命令を使用する。すなわち、
実行命令および条件ジャンプ命令であり、それらは同じ
長さをもち、づなわちそれらはそれぞれ２７ビツトより
なる。

実行命令においては３ビツトは動作コードに割当てられ
、命令の形式を識別する。これらのビットは出力端子０
ＰＣＤＥを介して論理装置ＬＵに送られる。命令番号Ｎ
ｉの実行命令の場合には次に続く命令の番号はＮ１＋１
であり、全ての命令は同じ長さであるから、ＮＪ　＋１
のアドレスは１個の命令の長さだけインクレメントされ
たＮＪのアドレスに等しい。後者のアドレスは計算され
、選択信号Ａ／Ｂに応じてプログラムカウンタＰＣＡま
たはＰＣＢを選択する論理装置しＵの制御下にプログラ
ムカウンタＰＣＡおよびＰＣＢ中にラッチされる。実行
命令の残りの２４ビツトは上述の他の回路中の読取りお
よび書込み命令の実行を制御する信号をその出力に出力
するため端子ＣＴＲＬＩ　、ＣＴＲＬ２　、ＣＴＲＬ３
を対して制ｍ＋論理回路ＣＬＣへ送られる制御信号であ
る。

条件ジャンプ命令もまたターミナル０ＰＣＤＥを介して
ＬＵに伝送された３ビット動作コードを有するが、今度
は１３ビツトが制御信号として使用され、ターミナルＣ
ＴＲＬ２を介してＣＬＣに送られる。それらは実行命令
の制御ビットと同じ目的を有する。残りの１１ビツトか
ら５ビツトがＭｔＪＸ２の入力制御信号として使用され
、入力ＭＵＸ２の一つがこのマルチプレクサの出力信号
Ｘとして現われなければならないためにターミナルＣＴ
ＲＬ３を介してそれに送信される。一方他の６ビツトは
それに続く命令のアドレスを構成し、ターミナルＣＴＲ
Ｌ１を介してプログラムカウンタＰＣＡおよびＰＣＢに
供給される。命令番号Ｎｉを有する条件ジャンプ命令に
対して、次の命令の番号は状態に対する答が真か偽かに
よる。この答えはマルチプレクサＭＵＸ２の出力信号Ｘ
の値によって決定される。この信号の制御下に論理装置
ＬＵは次の命令の番号がＮ１＋１であるか否かを決定し
、実行命令または１と無関係のｊによるＮＪに対するの
と同様に４算され、そのアドレスはＰＲＯＭのターミナ
ルＣＴＲＬ１を介して条件ジャンプ命令それ自身によっ
てプログラムカウンタＰＣＡおよびＰＣＢに与えられる
。

上述のように制ｉｌ＋論理回路ＣＬＣはＤＰＴＣにおけ
る読取りおよび書込み動作の実行を制御する命令信号Ｒ
ＥＡＤおよびＷＲＩＴＥを出力する。

ＤＰＴＣの制御レジスタに対する書込み命令に対して制
御レジスタのアドレスはＣＨ１６Ｍ　Ｄ　Ｅ　Ｃにより
供給される３ピツ１〜バスＢＹＡＤ２〜ＢＹＡＤＯ上に
与えられる。ＲＡＭ中のライン駆動バイトの書込み命令
に対してラインまたはターミナルアドレスは４ビツトバ
スＣＣ３〜ＣＣＯ上に供給され、バイトアドレスは３ピ
ツ１へバスＢＹＡＤ２〜ＢＹＡＩ）Ｏに与えられ、両ア
ドレスはＣＨ１６ＭＤＥＣから来る。命令レジスタＩＲ
Ａ、ＩＲＢから制御レジスタまたはＲＡＭ位置へのデー
タの伝送は８ビツトバスＢＢ７〜ＢＢＯによって行われ
る。読取り命令に対しては同じバスＢＢ７〜ＢＢＯが制
御レジスタまたはＲＡＭ位置の内容を命令レジスタＩＲ
ＡまたはＩＲＢ中へ負荷するのに使用される。書込み命
令に対してはラインアドレスは４ビツトバスＣＣ２〜Ｃ
ＣＯに供給され、レジスタアドレスは３ヒツトバスＢＹ
ＡＤ２〜ＢＹＡＤＯに与えられる。ＤＰＴＣのＡ側とＢ
側の間の選択は常にＡＵＴＯＭＡＴＯＮによってその出
力選択信号Ａ／Ｂを介して行われる。

チャンネル１６デコーダＣＨ１６Ｄ　Ｅ　Ｃにより発生
された読取り信号Ｒ１６ＡおよびＲ１ＢＢの制御下に復
帰パケットは適当な命令レジスタＩＲＡまたはＩＲＢの
内容をそれぞれ並列入力直列出力レジスタＰＩＳＯＡま
たはＰＩＳＯＢへ負荷することによって形成される。並
列入力直列出力レジスタＰＩＳＯＡまたはＰＩＳＯＢか
ら出たデータはそれぞれＴＤＭリンクＴＯＵＴＡおよび
ＴＯＩＪＴＢのチャンネル１６を介して対応するターミ
ナル制御装置ＴＣＥＡおよびＴＣＥＢに伝送される。

インターフェイス制御およびラッチ回路またはＡ　Ｕ　
Ｔ　０１ｖｌ　Ａ　Ｔ　ＯＮの回路は第４図に詳細に示
されている。それは主としてアンドゲートの論理アレイ
ＬＡＡＮＤおよびオアゲートの論理アレイＬＡＯＲを具
備し、ＬＡＡＮＤの出力はＬＡＯＲの人力に接続されて
いる。これら二つの論理アレイは４０９６Ｍ　Ｈｚの同
じ周波数を有するクロック信号Ｃ４−の補数である。さ
らに信号Ｃ４−は方形波でありＣ４＋は正の部分がＣ４
−のそれより小さく、Ｃ４−の負の部分の中央で生じる
方形波である。

論理アレイはまた電源端子ＶＤＤ＝５ボルトおよび接地
端子ＧＮＤに接続されている。各論理アレイは行および
列から構成され、ＭＯＳ　Ｉ−ランジスタ、インバータ
およびパストランジスタと呼ばれる通過グー１へを具備
している。

ＰＭＯ８Ｉ−ランジスタはそれらのゲート電極に小さな
円を付して略図的に示している。通過ゲートはＮＭＯＳ
　ｔ−ランジスタおよびＰＭＯＳトランジスタによって
構成され、それらのソースおよびドレイン電極は相互に
接続され、それらのゲート電極は適当な相補クロック信
号Ｃ４＋、　Ｃ４＋。

またはＣ４−、Ｃ４−によって制御される。

ＬＡＮＤにおいて行はＣ４＋およびＣ４＋によって制御
される通過グー１〜を介して入力端子１０〜１５に接続
され、列はインバータを介して出力端子ＯＡに接続され
ている。各入力信号に対して割当てられた２つの行があ
る。第１の行は入力信号それ自身によって制御され、第
２の行は入力が第１の行に接続され、出力が第２の行に
接続されたインバータによって得られるこの入力信号の
反転信号によって制御される。ＬＡＡＮＤの各列は数個
のＮＭＯＳトランジスタからなり、それらのトランジス
タはソース・ドレイン路を通って直列に接続され、それ
らのゲートは列出力において所望のアンド機能を行なう
ために適当な行にそれぞれ接続されており、以下機能ト
ランジスタと呼ばれる。

さらに、ＬＡＡＮＤはまた２個の制御性を有する。第１
の制御性は各列との交差点においてそれぞれ一つ配置さ
れ、ドレイン電極が電源端子ＶＤＤに接続され、ソース
電極が対応する列の一端に接続されているＰＭＯ８ｔ−
ランジスタによって構成されている。これら後者の列の
端部は出力インバータを介してそれぞれＬＡＡＮＤの出
ツノ端子ＯＡ〜ＯＬに接続されている。これらのＰ　Ｍ
　ＯＳ　＋−ランジスタのグー１〜電極は全てこの第１
の制御性に接続され、この第１の制御性自体はクロック
信号Ｃ４＋によって直接制御される。第２の制御性もま
た各列にたいして１１１！ｉｌのＮＭＯＳ　Ｉ−ランジ
スタを備え、それらのドレイン電極対応する列の他端に
接続されている。これらのトランジスタのソースＮ極は
接地端子に接続され、ゲート電極は全てこの第２の制御
性に接続され、それら第２の制御付自体はクロック信号
Ｃ４＋によって直接制御されている。

しＡＡＮＤの出力端子０Ａ−ＯＬはＬＡＯＲ７レイの同
じ名称の入力端子にそれそ・れ対応している。

ＬＡＯＲアレイにおいては各入力端子０Ａ−０１は一つ
の列に接続され、出力端子ＱＯ−Ｑ４はインバータおよ
びクロック信号Ｃ４−およびＣ４−により制御される通
過ゲートを介して行に接続されている。各行はまたＰＭ
Ｏ８Ｉ−ランジスタのソース・ドレイン路を介してＶＤ
Ｄに接続され、そのトランジスタのゲート電極にはタロ
ツク信号Ｃ４＋が供給される。出力端子００〜０４にお
いて行われるオア機能は行および列の適当な交差点に配
置された数個のＮＭＯＳ　ｉ−ランジスタによって行わ
れる。これらのＮＭＯＩＩ能トランジスタのそれぞれは
そのドレイン電極がその行に接続され、そのゲート電極
が交差する列に接続され、一方これら全てのトランジス
タのソース電極はクロック信号Ｃ４→−によって制御さ
れるゲート電極を有するＮＭＯＳトランジスタのソース
・ドレイン路を通って接地されている。

ＡＵＴＯＭＡＴＯＮの外部入力はＬＡＡＮＤの入力端子
Ｉ５に供給された承諾信号ＥＡＣＫおよびＲＳフリップ
７０ツブＦＦ１およびＦＦ２の設定入力端子にそれぞれ
供給された書込み信号Ｗ１６ＡおよびＷ　１６Ｂである
。これらＲＳフリップ７０ツブＦＦＩおよびＦＦ２のリ
セット入力端子ＲはそれぞれＬＡＡＮＤの出力端子ＯＡ
およびＯＢに接続されている。一方ＦＦ１およびＦＦ２
の反転出力端子σはそれぞれＬＡＡＮＤの入力端子Ｉ３
およびＩ４に接続されている。ＡＵＴＯＭＡＴＯＮの出
力は出力端子０３に出力された選択信号Ａ／ＢおよびＬ
ＡＯＲの出力端子ｏ４に出力されたプロセッサリクエス
ト信号ＰＲＥＱである。ＬＡＯＲの各出力端子００，０
１および０２に出力されたＡＵＴＯＭＡＴＯＮの内部信
号ＹＯ、ＹｌおよびＹ２は反転され、それぞれ入力端子
１０゜１１およびＩ２を介してＬＡＡＮＤへ再注入され
る。

クロック信号Ｃ４＋が低レベルにあるとき、ＡＵＴＯＭ
ＡＴＯＮはいわゆる予備充電状態である。

ＬＡＡＮＤの出力端子ＯＡ〜ＯＬはその時ＬＡＡＮＤの
第１の制御行のＰＭＯ８ｌ−ランジスタのソース・ドレ
イン路を介してこれらの出力端子に供給される電位ＶＤ
Ｄ、すなわち論理１により論理０であり、一方ＬＡＡＮ
Ｄの端子ＩＯ〜Ｉ５に供給された入力信号は正当と認め
られ、閉じている通過ゲートによってＮＭＯ８Ｉ能トラ
ンジスタのゲート電極に送られる。さらに、ＬＡＯＲの
行は同じ名称の端子に供給され、ＬＡＯＲのＰＭＯＳト
ランジスタのソース・ドレイン路を介してこれらの行に
伝送される電位ＶＤＤにある。この電位ＶＤＤは、ＬＡ
ＯＲの通過ゲートが開かれているためＬＡＯＲの出力端
子へ伝送されない。

次の状態はクロック信号Ｃ４＋の高レベル値に対応し、
「評価」状態と呼ばれる。ＬＡＡＮＤの通過ゲートは今
は開かれているから、入力信号はもはやＬＡＡＮＤの行
に伝送されず、対応する機能トランジスタのゲート電極
の電位は予備充電状態において定められた値に留る。Ｌ
ＡＡＮＤの各列は今は端子ＶＤＤから遮断され、接地端
子ＧＮＤに接続される。ＬＡＡＮＤにおいては接地電位
ＧＮＤは第２の制御行の導通しているＮＭＯＳトランジ
スタによってそれぞれ構成されている各列を介して出力
端子０Ａ−ＯＬに供給され、ＮＭＯ８機能トランジスタ
は列および出力インバータのアンド機能を行なう。した
がって、一つの列の全ての機能トランジスタが導通して
いるとき、すなわち論理値１がそれらのゲート電極に供
給されているとき、対応する出力端子における信号の論
理値は１である。さらにＬＡＯＲの入力端子ＯＡ〜ＯＬ
は正当な入力信号を有し、ＬＡＯＲの出力端子００〜０
４における信号もまた正当である。何故ならば、通過ゲ
ートは閉じており、ＬＡＯＲのＮＭＯ８機能トランジス
タはそのソース電極が接地端子ＧＮＤに接続されている
ため清浄に動作しているからである。

それに続くクロックの変化において、それは再び予備充
電状態であるが、ＬＡＯＲの以前の出力信号ＹＯ〜Ｙ２
は反転され、それぞれ入力端子■０〜Ｉ２を介してＬＡ
ＡＮＤ中に再注入される。

ＡＵＴＯＭＡＴＯＮの内部信号ＹＯ、Ｙｌ　、　Ｙ２は
ＤＰＴＣのプロセッサの機能を制御する。このプロセッ
サはプログラムされたメモリＰＲＯＭおよびその関連回
路すなわちアドレスデコーダＡＤＲ１プログラムカウン
タＰＣＡおよびＰＣＢ１プログラムカウンタ選択装置Ｍ
ＵＸ３およびデジタル装置ＬＬＪを備えている。ＡＵＴ
ＯＭＡＴＯＮの動作を以下第４図およびその状態図であ
る第５図を参照に説明する。この第５図では円の中の３
デジット３個の内部信号Ｙ２　、Ｙｌ　、ＹＯの論理値
を示し、それらはそれぞれＡＵＴＯＭＡＴＯＮの端子０
２．０１．００に出力される。信号の低レベル値すなわ
ち接地電位ＧＮＤは論理状態０で示され、−力信号の高
レベル値すなわち電位ＶＤＤ＝５ボルトは論理状態１で
示される。上記のようにＡＵＴＯＭＡＴＯＮ中の信号の
前進はクロック信号Ｃ４＋の正のパルス毎に行われる。

ＡＵＴＯＭＡＴＯＮがＤＰＴＣのＡ側に対してアイドル
状態にあるとき、信号Ｙ２　、　Ｙｌ　、　ＹＯはすべ
て論理値０の状態にあり、これらの信号はＬＡＯＲ（７
）出力端子０２．０１．００とＬＡＡＮＤの入力端子Ｉ
２，１１．１０との間においてそれぞれ反転されるから
、こらの入力端子における論理状態はそのとき全て１で
ある。さらに、もしも、チャンネル１６デコーダＣＨ１
６Ｄ　Ｅ　Ｃによる書込み信号Ｗ１６Ａ、　Ｗ２Ｏ３の
いずれもが与えられなかったならば、論理状態１は内入
力端子１３゜Ｉ４に供給される。これらの条件において
ＬＡＡＮＯの全ての出力端子０Ａ−ＯＬの状態は１であ
る端子ＯＤを除いてＯである。この状態の結果はＬＡＯ
Ｒの端子０４における出力信号ＰＲＥＱである、すなわ
ちプロセッサリクエストが存在しせず、端子０３におけ
る選択信号Ａ／Ｂもまた０であることである。この後者
の信号はＡＵＴＯＭＡＴＯＮが今ＤＰＴＣのＢ側に対し
て動作可能であることを示している。さらに出力端子０
２　、０１　。

ＯＯは今それぞれ０．１および１である。この状態は第
５図の右上の円で表わされており、ＤＰＴＣのＢ側に対
するアイドル状態に対応している。

この場合に、値１．０および０はそれぞれ入力端子！２
，１１．１０に与えられる。もしも、書込み信号Ｗ　１
６ＡおよびＷ２Ｏ３が以前として０であるならば、ＬＡ
ＡＮＤの出力端子ＯＡ〜ＯＬは１である端子ＯＨを除い
て全て０である。その結果出力信号ＰＲＥＱは依然とし
て０であるが、選択信号Ａ／Ｂは今１であり、ＡＵＴＯ
ＭＡＴＯＮが今ＤＰＴＣのＡ側に対して再び動作可能で
あることを示す。ＬＡＯＲ（７）出力端子０２　、０１
　、００　ニおける出力信号は合金て０である。したが
ってＡＬＪＴＭＡＴＯＮｔ；ｔＹ２　、Ｙｌ、ＹＯ１７
）３つが全て０であるその元の状態に戻る。上述のよう
に状態０００および０１１はそれぞれＤＰＴＣのＡ側お
よびＢ側に対するアイドル状態を表わし、書込み信号Ｗ
１６ＡおよびＷ２Ｏ３の存在しない状態でＡＵＴＯＭＡ
ＴＯＮはＤＰＴＣのＡ側およびＢ側を交互に選択するこ
れら２つのアイドル状態の間で振動する。

！　込ミ（ｇ　号、例、Ｌ［Ｗ１６ＡカＣＨ１６Ｄ　Ｅ
　Ｃニよって出力されたとき、それはＡＩＪＴＯＭＡＴ
ＯＮのＲＳフリップフロップＦＦＩによってラッチされ
、それはそれからアドル状態ｏｏｏを状ｇｏｏｉに切替
える。何故ならば、端子ｏｃは付勢されて１であり、Ｌ
ＡＡＮＤの他の出力端子は全て０であるからである。端
子Ｏｃにおける値１はＬＡＯＲの出力端子０３および０
４において他の値を１に上昇させる。これはＤＰＴＣの
Ａ側が今選択されたことく信号Ａ／Ｂ＝１　＞およびプ
ロセッサリクエスト信号ＰＲＥＱが付勢され起こと（信
号ＰＲＥＱ＝１　）を意味している。これはもつと詳細
に後述する上記プロセッサの動作を生じる。

この信号ＰＲＥＱに応じてＡＬＪＴＯＭＡＴＯＮはプロ
グラムされたメモリＦＲＯＭに結合された制御論理回路
ＣＬＣから承諾信号ＥＡＣＫを期待する。この承諾信号
ＥＡＣＫはプロセッサが新しい入力を受信できることを
示す。もしも承諾信号が与えられなければ、すなわち信
号ＥＡＣＫ＝０であれば、ＬＡＡＮＤの出力端子ＯＫだ
けが１にされ、それ故ＡＵＴＯＭＡＴＯＮは状態ｏｏｉ
からアイドル状態０１１へ変化する。そこからＡＵＴＯ
ＭＡＴＯＮはアイドル状態ＢおよびＡの間で振動を開始
しようとするが、それが状態０００に到達したとき、書
込み信号Ｗ　１６Ａは依然としてＲＳフリップ７０ツブ
ＦＦＩ中にラッチされているから、次に続く状態はは再
び００１であり、新しいプロセッサリクエスト信号ＰＲ
ＥＱは制御論理回路ＣＬＣへ送られる。上記と同じこと
は状態００１にあるときに承諾信号ＥＡＣＫがＡＵＴＯ
ＭＡＴＯＮによって受信されるまで続けられる。その場
合にはＬＡＡＮＤの出力端子ＯＥだけが１であるから次
に続く状態は０１０である。状態ｏ１ｏにおいては選択
信号Ａ／Ｂは依然として１であるが、プロセッサリクエ
スト信号ＰＲＥＱは０にリセットされ、プロセッサは今
や何等かの動作を実行しているから、承諾信号ＥＡＣＫ
もまた制御論理回路ＣＬＣによって０にリセットされる
。

Ａ　Ｕ　Ｔ　ＯＭ　Ａ　Ｔ　ＯＮ　Ｌｔ、新シイ承諾信
号ＥＡＣＫがＣＬＧによって与えられるまで状態ｏ１ｏ
のままである。ＥＡＣＫが０であるがぎり、ＬＡＡＮＤ
の出力端子ＯＦだけが１であり、状態は０１０のままで
ある。これはプロセッサがまだ動作中であることを意味
している。信号ＥＡＣＫがＣＬＣにより供給されるとき
、すなわちプロセッサが後述するように一連の動作を完
了したとき、端子ＯＡが１であり、ＤＰＴＣのＡ側のア
イドル状態とＢ側のアイドル状態との間の振動が再び開
始されるためにＡＵＴＯＭＡＴＯＮは状態ｏ１になる。

さらに端子ＯＡを介してそれに送られたＲＳフリップ７
０ツブＦＦ１のリセット人力Ｒにおける値１はＦＦＩの
出力端子Ｑに論理１を与え、ラッチされた書込み信号Ｗ
　１６Ａを消勢する。

経路０１１　、１００　、１０１および０００によるＤ
ＰＴＣのＢ側の動作シーケンスはＤＰＴＣのＡ側に対す
る上述のシーケンスｏｏｏ　、　ｏｏｌ、　ｏｉｏおよ
び０１１と類似している。それ故これ以上詳細な説明は
行なわない。

プロセッサは第６図のフローチャートに概略的に示した
動作シーケンスを実行する。

このフローチャートを参照すると、電源を入れてスター
トにした後、プロセッサはループ中で走行し、まず待機
状態Ａになる。プロセッサの動作のブレークポイントに
それぞれ対応する３個の可能な待機状態Ａ、Ｂ、Ｃが存
在する。プロセッサがこれらの待機状態の一つに到達す
ると、承諾信号ＥＡＣＫがその関連する制御論理回路Ｃ
ＬＣによって発生される。この信号ＥＡＣＫは選択信号
Ａ／Ｂの値に応じてプログラムカウンタＰＣＡまたはＰ
ＣＢを阻止するために論理装置ＬＵに送られ、またＡ　
Ｕ　Ｔ　ＯＭ　Ａ　Ｔ　ｎ　ｘ　ｔ、−逆Ｒし、ソレハ
対応する書込み信号Ｗ　１６ＡまたはＷ　１６Ｂがラッ
チされたＲＳフリップフロップＦＦ１またはＦＦ２をリ
セットする。ＡＵＴＯＭＡＴＯＮは上記のようにそのア
イドル状態０００および０１１の一つにリセットされる
。信号ＥＡＣＫはＡＵＴＯＭＡＴＯＮに対して、プロセ
ッサがリセット状態にあり、後述するようにＡＵＴＯＭ
ＡＴＯＮから新しいプロセッサリクエスト信号ＰＲＥＱ
を受けることができることを示す。実際の待機状態Ａ、
ＢまたはＣはプログラムカウンタＰＣＡまたはＰＣＢ中
に記憶され、それ故ＡＵＴＯＭＡＴＯＮによって供給さ
れた次のプロセッサリクエスト信号ＰＲＥＱはＤＰＴＣ
のＡ側に対するものでもＢ側に対するものでもいずれで
もよい。

プロセッサリクエスト信号ＰＲＥＱおよび適当な選択信
号Ａ／Ｂはチャンネル１６デコーダＣＨ１６ＤＥＣから
の書込み信号Ｗ　１６ＡまたはＷ１６Ｂの受信において
、承諾信号ＥＡＣＫが利用可能であるときＡＵＴＯＭＡ
ＴＯＮによって発生される。信号ＰＲＥＱの目的はプロ
セッサを再びスタートさせることであり、それ故この信
号は入力マルチプレクサＭＵＸ２を介して論理装置ＬＵ
に送られる。

書込み信号Ｗ　１６ＡまたはＷ１６ＢはＡＵＴＯＭＡＴ
ＯＮをそのアイドル状態０００または０１１から状態０
０１または１００にそれぞれ切替える作用をする。

ＡＵＴＯＭＡＴＯＮが状態ｏｏｉまたは１００にあり、
プロセッサが待機状態にあるとき、ＰＲＯＭは端子ＣＴ
ＲＬ３を介して送られた信号によって、ＡＵＴＯＭＡＴ
ＯＮにより入力マルチプレクサＭＵＸ２に供給されたプ
ロセッサリクエスト信号ＰＲＥＱの選択を確実にする。

マルチプレクサＭＵＸ２の対応する出力信号Ｘはそれか
ら論理装置ＬＵに送られ、ＡＵＴＯＭＡＴＯＮの状態０
０１または１００によってプログラムカウンタＰＣＡま
たはＰＣＢの動作を制御する。

上記のように、もしも、状態００１または１００におい
て承諾信号ＥＡＣＫがそのプロセッサリクエスト信号Ｐ
ＲＥＱに応答してＡＵＴＯＭＡＴＯＮによって受信され
ないならば、それはそれぞれアイドル状態０１１または
ＯｏＯに戻る。反対に、もしも承諾信号ＥＡＣＫが供給
されるならば、ＡＵＴＯＭＡＴＯＮの次の状態はＤＰＴ
ＣのＡ側に対しては０１０になり、Ｂ側に対しては１０
１になる。これらの最後の状態においてプロセッサリク
エスト信号ＰＲＥＱは消勢され、プロセッサが走行して
いる間は承諾信号ＥＡＣＫは出力されない。承諾信号Ｅ
ＡＣＫは、プロセッサが一連の動作を完了し、待機状態
に戻ったとき制御論理回路ＣＬＣによって発生される。

この承諾信号ＥＡＣＫに反応してＡＵＴＯＭＡＴＯＮは
そのアイドル状態０００および０１１の一つに戻り、も
はや対応する書込み信号Ｗ　１６ＡまたはＷ１６Ｂをラ
ッチしない。

第６図において、ＰＲＯＭの実行命令は方形の枠で示さ
れ、状態ジャンプ命令はダイアモンド形の枠で示され、
待機状態は長円形の枠で示されている。

チャンネル１６がＴＤＭリンクＴＩＮＡまたはＴＩＮＢ
に生じたときリセット状態にあるプロセッサによる待機
状態Ａからスタートすると、書込み信号Ｗ１６Ａまたは
Ｗ　１６Ｂはチャンネル１６デコーダＣＨ１６ＤＥＣに
よって付勢され、ソースパケットのワードは命令レジス
タＩＲＡまたはＩＲＢにそれぞれ負荷される。ＡＵＴＯ
ＭＡＴＯＮは選択信号Ａ／Ｂを対応する値に設定しアイ
ドル状態０００または０１１からこの選択信号Ａ／Ｂに
応じて状態００１または１００にジャンプする。さらに
、ＡＵＴＯＭＡＴＯＮは入力マルチプレクサＭＵＸ２を
介してプロセッサにプロセッサリクエスト信号ＰＲＥＱ
を送る。帰路においてプロセッサは制御論理回路ＣＬＣ
を介しＴＡＵＴＯＭＡＴＯＮに承諾信号ＥＡＣＫを返送
し、その制御論理回路ＣＬＣはＡＵＴＯＭＡＴＯＮを状
態００１または１００から状態０１０または１０１にそ
れぞれさせる。プロセッサリクエスト信号ＰＲＥＱおよ
び承諾信号ＥＡＣＫは消勢され、プロセッサはフローチ
ャートに示された命令を実行する。

さらに詳細に説明すると、待機状態は実際には特別条件
ジャンプ命令であり、制御信号として使用されるその１
３ビツトは端子ＣＴＲＬ２を経て制御論理回路ＣＬＣへ
送られる。それに応答してＣＬＣは承諾信号ＥＡＣＫを
発生し、それは一方では選択信号Ａ／Ｂに応じて対応す
るプログラムカウンタＰＣＡまたはＰＣＢを阻止するた
めに論理装置ＬｔＪに送られ、他方ではプロセッサが今
１ノセット状態にあり、新しいプロセッサリクエスト信
号ＰＲＥＱを受信可能であることを示すためにＡＵＴＯ
ＭＡＴＯＮに送られる。端子ＣＴＲＬ３を介して送られ
たこの条件ジャンプ命令の５ビツトはプロセッサリクエ
スト信号ＰＲＥＱを検出するため入力マルチプレクサＭ
ＵＸ２のこの信号と同じ名称の入力ＰＲＥＱを選択する
ための入力制御信号として使用される。プロセッサはそ
のような信号０ＲＥＱがＡＵＴＯＭＡＴＯＮによって供
給されるまでその命令位置において阻止されたままであ
る。その場合には対応するプログラム力カウンタＰＣＡ
またはＰＣ”Ｂはそこにジャンプするためのプログラム
されたメモリＰＲＯＭの次に続く命令アドレスを出力す
る。

待機状態Ａ後の最初の命令は条件ジャンプ命令ＳＯＰで
あり、それは命令レジスタＩＲＡまた（よＩＲＢ中に存
在するワードがパケットのスタートワードであるか否か
をテストする。このテストを行なうために、この条件ジ
ャンプ命令５ＯＰ５１１］の入力ビットが出力端子ＣＴ
ＲＬ３を経て入力マルチプレクサＭＵＸ２に供給され、
したがって入力マルチプレクサＭＩＪＸ２は入力端子Ｓ
ＯＰを選択する。この端子の信号はそれから論理装置「
Ｕへの信号Ｘとして送られる。この信号Ｘの値に応じて
論理装置ＬＵはプログラムカウンタＰＣＡま　□たはＰ
ＣＢがＰＲＯＭ中の次に続く命令のアドレス或いは条件
ジャンプ命令Ｓ９Ｐの６（［！ｉｆのアドレスビットに
よってアドレスが与えられ、端子ＣＴＲＬＩ経てＰＣＡ
またはＰＣＢに送られる命令にジャンプすることを許容
する。

もしもテストされたワードがパケットのスタートワード
でないならば、条件ジャンプ命令ＳＯＰの存在はノーＮ
である。この場合にはＩＲＡまたはＩＲＢの内容は妥当
のものとされず、ＦＲＯＭの実行命令０　＋ＩＲに応じ
て制御ｔｌ論理回路ＣＬＣの各出力信号ＩＲＲＥＳＡま
たはＩＲＲＥＳＢによって０にリセットされる。この動
作後プロセッサはこの４！機状！１１Ａに対応する特別
条件ジャンプ命令のアドレスを含むジャンプ命令（図示
せず）によって再び待機状態Ａにジャンプする。さらに
ＡｔＪＴＯＭＡＴＯＮはそのアイドル状態０１１に戻る
。

その代わりに、もしもテストされたワードがパケットの
スタートワードであるにらば、条件ジャンプ命令ＳｏＰ
の存在はイエスＹであり、プロセッサは待機状態Ｂにお
いて停止される。承諾信号ＥＡＣＫがＣＬＣによってＡ
ＵＴＯＭＡＴＯＮに送られ、それ故ＡＵＴＯＭＡＴＯＮ
は状態ｏｉｏまたは１０１からアイドル状態０１１また
は０００に変化する。ターミナル制御装＠Ｔ　ＣＥ　Ａ
またはＴＣＥＢから来るソースパケットのパケットスタ
ートワードが妥当なものでおり、レジスタＰＩＳＯＡま
たはＰＩＳＯＢおよびＴＤＭリンクＴＯｔＪＴＡまたは
ＴＯＵＴＢのチャンネル１Ｇを経て返送パケットにより
ＴＣＥＡまたはＴＣＥＢへ返送される。

この転送動作はチャンネル１６デコーダＣ）−１１６Ｄ
　ＥＣにより発生された読取り信号Ｒ１６ＡまたはＲ１
６Ｂによって制御される。書込み信号Ｗ１６ＡまたはＷ
　１６Ｂが次に発生したとき、ＴＣＥＡまたはＴＣＥＢ
により送られたソースパケットの次のワードがそれぞれ
ＴＤＭリンクＴＩＮＡ又はＴＩＮＢおよびレジスタＩＲ
ＡまたはＩＲＢを経て命令レジスタＩＲＡまたはＩＲＢ
中に負荷される。ＡＵＴＯＭＡＴＯＮは再びアイドル状
態０００または０１１かｇ状態００１または１００へ切
替えられ、プロセッサにプロセッサリクエスト信号ＰＲ
ＥＱを送信する。後者は走行していないから（信号ＥＡ
ＣＫ＝１）、それはプロセッサリクエスト信号ＰＲＥＱ
を受け、ＡＵＴＯＭＡＴＯＮの新しい状態は０１０また
は１０１になる。プロセッサは令弟６図のフローチャー
トの待機状態Ｂからスタートし、その最初の動作は条件
ジャンプ命令ＥＯＰである。

もしもワードがパケットの終了ワードであれば、ボジチ
ブである答Ｙが条件ジャンプ命令ＥＯＰの出力に与えら
れ、プロセッサはフローチャー１〜の待機状態Ａに戻さ
れる。４Ｂ号ＦＡ（’：ＫがＣＬＣによってＡＵＴＯＭ
ＡＴＯＮに送られ、それをアイドル状態に戻す。パケッ
トの終わりのワードは復帰パケットによってＴＣＥＡま
たはＴＣＥＢに返送される。

一方、もしもワードがパケットの終了ワードでないなら
ば、ネガテブな答えＮが条件ジャンプ命令ＥＯＰの出力
に与えられ、次の命令は他の条件ジャンプ命令５ＯＰＳ
ＣＡＮであり、それは受信されたワードが対応するター
ミナル制御装置にＤＰＴＣのＦＩＦＯ中に含まれたＭＭ
Ｉを送信する命令であるか否かをテストする。

もしもワードがパケット走査開始ワードであれば、条件
ジャンプ命令５ＯＰＳＣＡＮに対する答はイエスＹであ
り、ＤＰＴＣのＦＩＦＯ中に含まれたＭＭＩは詳細につ
いては後述するようにＴＯＥＡまたはＴＣＥＢに送られ
る。

その代わりに、もしもソースパケットのワードがパケッ
ト走査開始ワードでなければ、条件ジャンプ命令５ＯＰ
ＳＣＡＮに対する答はノーＮであり、プロセッサは別の
条件ジャンプ命令ＴＳを実行する。この命令は命令レジ
スタＩＲＡまたはｌＲＢに負荷されたワードがターミナ
ル選択ワードであるか否かをテストする。

もしもテストされたワードがターミナル選択ワードであ
れば、その質問ＴＳに対する答はイエスＹであり、ＡＵ
ＴＯＭＡＴＯＮはプロセッサから承諾信号ＥＡＣＫを受
信した後そのアイドル状態に戻る。フローチャートにお
ける分岐点は再び待機状態Ｂである。さらに選択すべき
ターミナルのアドレスはチャンネル１６主デコーダ兼ラ
ツチ回路Ｃ）１１６Ｍ　Ｄ　Ｅ　Ｃによりターミナル選
択ワードから抽出され、このＣＨ１６Ｍ　Ｄ　Ｅ　Ｃに
おいてラッチされ、ターミナルが今選択されていること
を示すターミナル選択信号ＳＥＬはＤＰＴＣターミナル
選択兼ラッチう路ＤＰＴＣ３ＥＬによって発生され、そ
こにラッチされる。

その代わりに、もしもテストされたワードがターミナル
選択ワードでなければ、ネガテブな答Ｎが条件ジャンプ
命令ＴＳに対して出力として与えられ、次に続く命令は
再び条件ジャンプ命令ＳＥＬである。

条件ジャンプ命令ＳＥＬはターミナルが入力マルチプレ
クサＭＵＸ２の入力信号ＳＥＬを検査することによって
すでに選択されているか否かを質問する。

もしもターミナルがすでにソースパケットの以前のワー
ドの一つによって選択されているならば、質問ＳＥＬに
対する答はイエスＹであり、後続する命令は他の条件ジ
ャンプ命令Ｒ／Ｗであり、その命令Ｒ／Ｗはそれが読取
り命令か、書込み命令かをテストする。

もしもどのターミナルもこのソースパケットの前の命令
によって選択されていなければ、質問ＳＥＬに対する答
はノーＮであり、命令レジスタＩＲＡまたはＩＲＢに含
まれたワードは妥当なものではない。この場合に、プロ
セッサの次の動作は実行命令０−、−ＩＲを実行するこ
とであり、その実行命令は制御論理回路ＣＬＣによって
発生された各出力信号ＩＲＲＥＳＡまたはＩＲＲＥＳＢ
により命令レジスタＩＲＡまたはＩＲＢの内容をゼロに
リセットする。この命令レジスタＩＲＡまたはＩＲＢ中
に妥当なものがないという指示は復帰パケットによって
対応するターミナル制御装置ＴＣＥＡまたはＴＣＥＢに
戻される。最後に、プログラムされたメモリＰＲＯＭは
その待機状態Ｂに復帰する。

上述のとおり、質問ＳＥＬに対してボジチブな答Ｙの場
合には次に続く命令Ｒ／Ｗはそれが読取り命令であるか
、書込み命令であるかをテストする。

読取り命令の場合には質問Ｒ／Ｗに対する答は読取りＲ
であり、ＰＲＯＭの次に続く実行命令Ｎ−＞ＩＲの制御
下にＤＰＴＣはＲＡＭ位置の一つまたは命令レジスタＩ
ＲＡまたはＩＲＢ中のレジスタの一つの内容をこれらの
データを復帰パケットによってＴＣＥＡまたはＴＣＥＢ
に送るために負荷しなければならない。すでに述べたよ
うに、ＲＡＭ位置は出力バスＣＣ３〜ＣＣＯ上に供給さ
れたラインまたはターミナルアドレスおよびチャンネル
１６主デコーダ兼ラツチ回路ＣＨ１６ＭＤＥＣの出力バ
スＢＹＡ２〜ＢＹＡＤＯ上に与えられたバイトアドレス
によってアドレスされる。一方データは８ピツトバスＢ
Ｂ７〜ＢＢＯ上を伝送される。

これらの動作後、プロセッサは再び待機状態Ｂにジャン
プし、ＡＵＴＯＭＡＴＯＮは対応するラッチされた書込
み信号Ｗ１６ＡまたはＷ１６Ｂが消勢された後アイドル
状態０００と０１１との間で振動する。

その代わりに、もしもテストされたワードがデータも含
む書込み命令であるならば、条件ジャンプ命令Ｒ／Ｗは
書込み信号Ｗを生じる。次の実行命令ＩＲ−＋Ｎの制御
下に書込み命令に含まれていたデータはバスＣＣ３〜Ｃ
ＣＯおよびＢＹＡＤ２〜ＢＹＡＤＯ上に与えられるアド
レスにより適正な制御レジスタまたはＤＰＴＣのＲＡＭ
位置中にバスＢＢ７〜ＢＢＯを介して負荷される。バス
ＣＣ３〜ＣＣＯ上に得られるターミナルまたはラインア
ドレスは、条件ジャンプ命令Ｒ／Ｗが以前の条件ジャン
プ命令ＳＥＬに対するボジチブな答Ｙの後でのみ実行さ
れることができるため適正なものである。したがって条
件ジャンプ命令Ｒ／Ｗがつこうされているときは常に一
つのターミナルが選択される。フローチャートにおける
最終の待機状態はまたＢである。

上述のように、もしもパケット走査開始ワードが条件ジ
ャンプ命令５ＯＰＳＣＡＮが実行されているときに命令
レジスタＩＲＡまたはＩＲＢに存在するならば、他のグ
ループの命令が実行されてＤＰＴＣのＦＩＦＯ中に含ま
れているＭＭＩを命令レジスタＩＲＡまたはＩＲＢ中に
負荷する。さらに詳しく説明すると、質問５ＯＰＳＣＡ
Ｎに対する肯定的な答の後プロセッサは待機状態Ｃにジ
ャンプする。そこから、パケット終了ワードが復帰パケ
ットに供給されるまで、ＴＣＥＡまたはＴＣＥＢのソー
スパケットから来るワードは妥当とされるものは何もな
い。もちろんこれはＤＰＴＣの対応する側に対してのみ
正しい。チャンネル１６デコーダＣＨ１６ＤＥＣからの
可能な対応する書込み信号Ｗ１６ＡまたはＷ１６ＢはＡ
ＵＴＯＭＡＴＯＮ中にラッチされる。ＴＤＭリンクＴＩ
ＮＡまたはＴＩＮＢのチャンネル１６の次の発生におい
て、ＣＨ１６Ｄ　Ｅ　Ｃにより発生された書込み信号Ｗ
１６ＡまたはＷ　１６［３はプロセッサ承諾信号ＥＡＣ
Ｋに応じてプロセッサリクエスト信号ＰＲＥＱがＡＬＩ
ＴＯＭＡＴＯＮにより送られるようにする。その結果、
プロセッサはフローチャートの待機状態Ｃにすぐ続く条
件ジャンプ命令ＥＯＰＳＣＡＮを実行する。

この命令はパケット走査終了信号ＥＯＰＳＣＡＮが入力
マルチプレクサＭＵＸ２の同じ名称の端子に与えられた
か否かを検査する。

もしも、対応する共通ラインハンドラによって供給され
たパケット走査終了信号ＥＯＰＳＣＡＮが存在するなら
ば、それはマルチプレクサＭＵＸ２によりその出力信号
Ｘを経て論理装置ＬＵに送られる。質問ＥＯＰＳＣＡＮ
に対する答はその時イエスＹであり、プロセッサは実行
命令ＥＯＰ−＞ＩＲヘジャンプし、それは復帰パケット
により各ターミナル制御装置ＴＣＥＡまたはＴＣＥＢに
それを送るために命令レジスタＩＲＡまたはＩＲＢ中に
パケット終了ワードを負荷させる。事実、パケット終了
ワードは論理値０に対応し、それ故このワードの命令レ
ジスタＩＲＡまたはＩＲＢ中への負荷は制御論理回路Ｃ
ＬＣの出力信号ＩＲＲＥＳＡまたはＩＲＲＥＳＢによっ
て実行されることができる。この復帰パケット中に負荷
されたパケット終了ワードはＤＰＴＣのその側に対する
ＦＩＦＯが空ぐあり、復帰パケットがその最大長を越え
ていることを示している。フローチャートにおける最終
位置は待機状態Ａであり、それ故プロセッサはＴＣＥＡ
またはＴＣＥＢから新しいソースパケットを受信するこ
とができ、ＡＵＴＯＭＡＴＯＮ中にラッチされた可能な
書込み信号Ｗ１６ＡまたはＷ２Ｏ３を妥当なものとする
ことができる。

一方、もしも信号ＥＯＰＳＣＡＮが与えられないならば
、質問ＥＯＰＳＣＡＮに対する答はノーＮであり、次の
命令は条件ジャンプ命令ＭＹＴＵＲＮであり、それは信
号ＭＹＴＬＪＲＮが付勢されたか否かを検査する。信号
ＭＹＴＵＲＮはまた実際の選択信号Ａ／Ｂに応じて対応
する共通ラインハンドラによっても発生され、このＤＰ
ＴＣが今選択されて対応するターミナル素装置ＴＣＥＡ
またはＴＣＥＢにそのＦＩＦＯ中に含まれたＭＭＩを送
信することを示している。

もしも信号ＭＹＴＬＩＲＮが付勢されるならば、質問Ｍ
ＹＴＵＲＮに対する答はイエスＹであり、ＤＰＴＣのＡ
側に対するＦＩＦＯまたはＢ側に対するＦＩＦＯの内容
は対応する命令レジスタＩＲＡまたはＩＲＢ中に負荷さ
れる。この動作は次の実行命令Ｆ　Ｉ　ＦＯ−）Ｉ　Ｒ
によって制御される。復帰パケットに対してデータの出
力周波数は最大でＴＤＭリンクＴＯＵＴＡまたはＴＯＵ
ＴＢ上のチャンネル１６当り１ＭＭ１バイトである。

一方、若しも信号ＭＹＴＬＩＲＮが付勢されないならば
、質問ＭＹＴＵＲＮに対する答はノーＮであり、ＤＰＴ
Ｃの命令レジスタＩＲＡまたはＩＲＢは制御論理回路Ｃ
ＬＣの出力信号ＩＲＲＥｓＡまたはＩＲＲＥＳＢの制御
下にＯで満たされる。

この動作は次に続く実行命令０　＋ＩＲによって制御さ
れる。

両方の場合においてフローチャートの最終の点は待機状
態Ｃであり、上記のようにパケット走査終了ワードはＦ
ＩＦＯ走査を完了するために必要である。

２個の待機状態の間においてプロセッサの動作の期間が
計算され、それ数回等かの新しい書込み信号がチャンネ
ル１６デコーダＣＨ１６Ｄ　Ｅ　Ｃにより発生される前
にそれらは２個の可能な書込み信号Ｗ１６ＡおよびＷ　
１６［３に対して完了される。

第６図のフローチャートにおける動作のシーケンスは第
３図に示されたようなパケット伝送の一実施例くよって
説明される。

前述のように、パワーアップスタート後、プロセッサは
その第１の待機状態にジャンプする。ＴＣＥＡから来る
ソースパケットＳＰ中に現われる最初のワードはパケッ
トスタートワードである。

待機状態Ａにすぐ続くプログラムされたメモリＰＲＯＭ
の命令は条件ジャンプ命令ＳＯＰであり、それ故その質
問に対する答はイエスＹである。プロセッサはそのとき
待機状態Ｂで終了し、パケットスタートワードは読取り
信号Ｒ１６Ａの次の発生において復帰パケットＲＰによ
ってＴＣＥＡに送られる。

ソースパケットＳＰの第２のワードはターミナル選択ワ
ードである。待機状態Ｂ後のプロセッサの最初の命令は
条件ジャンプ命令ＥＯＰである。

テストされたワードはパケット終了ワードではなく、そ
れ故その質問ＥＯＰに対する答はノーＮである。次の命
令は条件ジャンプ命令５ＯＰＳＣＡＮである。このワー
ドはパケット走査開始ワードではないから、その質問５
ＯＰＳＣＡＮに対する答もノーＮであり、プロセッサは
次の命令にジャンプする。この次の命令は条件ジャンプ
命令ＴＳであり、テストされたワードはターミナ選択ワ
ードではないから、答はイエスＹであり、プロセッサは
その待機状態Ｂヘジャンプする。それ故このターミナ選
択ワード復帰パケットＲＰによってＴＣＥＡに戻され、
ターミナ選択信号５ＥＬＩｆｉＤＰＴＣターミナル選択
兼ラッチ回路ＤＰＴＣ８ＥＬによって発生される。ター
ミナル択ワード中に含まれたターミナルのアドレスはチ
ャンネル１６主デコーダ兼ラツチ回路ＣＨ１６Ｍｒ）Ｆ
ｆｌにへよって抽出され、そこにラッチされる。このア
ドレスは選択信号Ａ／Ｂに応じてＣ）−１１６ＭＤＥＣ
の出力バスＣＣ３−ＣＣ０に送られる。

第３図の実施例における次のワードは読取り命令である
。プロセッサが再び待機状態Ｂからスタートするとき、
ノーの答Ｎが連続する質問ＥＯＰ。

５ＯＰＳＣＡＮ、およびＴＳに対して与えられる。

次の命令は条件ジャンプ命令ＳＥＬであり、ターミナル
は前のワードによって選択されたから、この質問に対す
る答はイエスＹであり、それ数次の条件ジャンプ命令Ｒ
／Ｗが実行さ塾る。質問Ｒ／Ｗに対する答は読取りＲで
あり、次に続く命令は実行命令Ｎ＋ｌＲであり、それは
リクエストされたレジスタまたはＲＡＭ位置と命令レジ
スタＩＲＡとの間のデータの転送を制御する。ＲＡＭ中
のレジスタアドレスまたはバイトアドレスはチャンネル
１６主デコーダ兼ラツチ回路ＣＨ１６ＭＤＥＣにより読
取り命令から抽出され、出力バスＢＹＡＤ２〜ＢＹＡＤ
Ｏ上を伝送される。必要であればターミナルアドレスが
バスＣＣ３〜ＣＣＯ上で利用できる。復帰パケットは挿
入されたリクエストされたデータを伴ってＴＣＥＡに読
取り命令を返送する。これらの動作後、プロセッサは待
機状態Ｂに復帰する。

データを含む書込み命令はソースパケットＳＰ中の読取
り命令に後続する。先行する読取り命令と同様にして後
続される。プロセッサは待機状態Ｂからスタートし、連
続する条件ジャンプ命令ＥＯＰ、５ＯＰＳＣＡＮ、ＴＳ
ｌｔノーの答Ｎを受ける。ターミナル選択信号ＳＥＬは
依然として妥当なものであり、それ故肯定の答Ｙが条件
ジャンプ命令ＳＥＬに対して与えられる。次に続く条件
ジャンプ命令Ｒ／Ｗは今度は答として書込みＷを与え、
次の命令は実行命令ＩＲ−＋Ｎであり、それは命令レジ
スタＩＲＡとＤＰＴＣ中のレジスタまたはＲＡＭ位置と
の間のデータの転送を、制御する。

以前の読取り命令の前に選択されたターミナルアドレス
は変更されないから、ＲＡＭ中の同じターミナルまたは
ラインアドレスがしようされ、このアドレスは依然とし
てＣＨ１６Ｍ　Ｄ　Ｅ　Ｃの出力バスＣＣ３〜ＣＣＯ上
に与えられる。さらに、制御レジスタのアドレスまたは
ターミナルのバイトのアドレスは書込み命令自身によっ
て与えられ、チャンネル１６主デコーダ兼ラツチ回路Ｃ
Ｈ１６ＭＤＥＣの出力バスＢＹＡＤ２〜ＢＹＡＤＯ上を
伝送される。この後者のアドレスは前の読取り命令中で
与えられたものと異なっている。プロセッサの最終の待
機状態は依然として待機状態Ｂであり、命令レジスタＩ
ＲＡは書込み命令および復帰パケットＲＰのための対応
するデータによって負荷される。

ターミナル選択ワードが書込み命令に後続する。

これは条件ジャンプ命令ＥＯＰ、５ＯＰＳＣＡＮに対し
てノーの答Ｎを発生するが、条件ジャンプ命令ＴＳに対
しては肯定の答Ｙを生じる。上述のヨウニ、回路ＤＰＴ
Ｃ８ＥＬｔ＝（よヒＣｌ−１１６Ｍ　［）　ＥＣは新し
いターミナルおよび／または結局他のＤＰＴＣを選択す
る。もしもターミナル選択ワードに含まれていたＤＰＴ
Ｃ識別値およびＤＰＴＣ８ＥＬの入力ＳＴＲによって示
されたＤＰＴＣ識別値が合致しているならば、新しいタ
ーミナル選択信号ＳＥＬが発生され、ＤＰＴＣ８ＥＬ中
にラッチされ、新しく選択されたターミナルのアドレス
がＣＨ１６Ｍ　Ｄ　Ｅ　Ｃの出力バスＣＧ３〜ＣＣＯに
供給され、そこにラッチされる。ターミナル選択ワード
復帰パケットＲＰによりＴＣＥＡに戻され、プロセッサ
は待機状態Ｂにおいて終了する。

ＴＣＥＡからのソースパケットＳＰは今は読取り命令を
含んでいる。フローチャートの待機状態Ｂからスタート
して前の読取り命令について記載したのと同様に同じ処
理が後続するが、今度はターミナルアドレスは相違して
いる。上述のように、フローチャートのブレークポイン
トは待機状態Ｂであり、読取り命令は含まれたデータと
共に復帰パケットチスセによりＴＣＥＡに戻される。

さらに、ＴＣＥＡによって発生されたソースパケットＳ
Ｐ中の走査において、次に続くワードはパケット走査開
始ワードである。プロセッサは再び待機状態Ｂからスタ
ートし、その次の動作は条件ジャンプ命令ＥＯＰであり
、それに対する答はノーＮであり、条件ジャンプ命令５
ＯＰＳＣＡＮがそれに続き、それは肯定の答Ｙを受ける
。プロセッサは今度は待機状態Ｃで終わり、パケット走
査開始ワードはＴＣＥＡに戻される。

もしも、ミスマツチ情報ＭＭＩがＤＰＴＣのＡ側に対応
するＦＩＦＯに存在するならば、それは今度は復帰パケ
ットＲＰを介してＴＣＥＡに伝送される。ソースパケッ
トＳＰの最後のワードはパケット終了ワードであり、全
てのＭＭＩが転送されたとき、すなわち信号ＥＯＰＳＣ
ＡＮがＤＰＴＣのＡ側に対する共通ラインハンドラによ
り供給されたとき復帰パケットによりＴＣＥＡに返送さ
れるだけである。

信号ＥＯＰＳＣＡＮが対応する共通ラインハンドラによ
り伝送されない限り、否定の答ノーＮが条件ジャンプ命
令ＥＯＰＳＣＡＮに与えられ、それはプロセッサの待機
状態Ｃをもたらす。次いで、信号ＭＹＴＵＲＮが同じ共
通ラインハンドラにより与えられる都度、条件ジャンプ
命令ＭＹＴＵＲＮに対する答はイエスＹであり、ＦＩＦ
Ｏの一つのＭＭＩは復帰パケットＲＰによってＴＣＥＡ
に送られるために命令レジスタＩＲＡ中に負荷される。

各ＭＭＩが送信された後、プロセッサは待機状態Ｃに戻
る。一方、信号ＭＹＴＵＲＮが与えられな（プれば、条
件ジャンプ命令ＭＹＴＵＲＮに対する答はノーＮであり
、命令レジスタＩＲＡの内容は制御論理回路ＣＬＣによ
って発生された信号ＩＲＲＥＳＡによってゼロにリセッ
トされる。プロセッサの最終の状態はまた待機状ＢＣで
ある。

ＤＰＴＣのＡ側に対するＦ　Ｉ　ＦＯ（７）ＭＭ　Ｉの
全てが復帰パケットＲＰによってＴＣＥＡに送られたと
き、或いはこの復帰パケットＲＰの長さが予め定められ
た値を越えたとき、信号ＥＯＰＳＣＡＮが対応する共通
ラインハンドラによって発生される。条件ジャンプ命令
ＥＯＰＳＣＡＮに対する答はそのときイエスＹであり、
次に続く命令は実行命令ＥＯＰ−ＩＲであり、それは復
帰パケットＲＰ中のパケット終了ワードの伝送を制御す
る。

前述のように論理値０であるこのパケット終了ワードは
制御論理回路ＣＬＣにより後者の出力信号ＩＲＲＥＳＡ
によって命令レジスタＩＲＡ中に負荷される。プロセッ
サはそれから待機状態Ａに戻り、新しいソースパケット
がＴＣＥＡによって発生されるであろう。

上記説明からＡＵＴＯＭＡＴＯＮにより制御されたプロ
セッサはＤＰＴＣとＴＣＥＡおよびＴＣＥＢの交互のも
のとの間の交互のデータの伝送を制御することが分る。

ＴＣＥＡとＤＰＴＣとの間の転送はＴＤＭリンクＴＩＮ
ＡおよびＴｏＵＴ八を介して生じ、ＴＤＭリンクＴＩＮ
ＢおよびＴＯＵＴＢを介して行われるＴＣＥＢと同じＤ
ＰＴＣとの間のデータの転送とは独立している。

以上、本発明の原理を特定の装置と関連して説明してき
たが、この説明は単なる例示に過ぎず、本発明の技術的
範囲を制限するものではないことをはっきりと理解すべ
きである。

【図面の簡単な説明】

第１図は、共通制御装置ＤＰＴＣを含むこの発明の通信
交換システムの１実施例のブロック図を示し、第２図は
、この共通制御装置ＤＰＴＣの詳細図を示す。第３図は
、この共通制御装置の動作の説明に使用する図であり、
第４図は、第２図の回路のＡＵＴＯＭＡＴＯＮの詳細図
を示す。第５図は、ＡＵＴＯＭＡＴＯＮの状態図を示す
。第６図は、共通制御装置ＤＰＴＣの動作を示すフロー
チャートである。 ＤＰＴＣ・・・共通制御装置、ＴＣＰ・・・トランスコ
ーダ兼フィルタ回路、ＤＳＰ・・・デジタル信号プロセ
ッサ、Ｓ　Ｌ’　Ｉ　Ｃ・・・加入者ラインインターフ
ェイス回路、ＳＮＷ・・・交換回路網、ＴＣＥＡ、ＴＣ
ＥＢ・・・ターミナル制ｍ＋装置。 出願人代理人　弁理士　鈴江武彦 第１頁の続き ＠発明者　ビニール−ポール・フ　ベルギー国。 ランソワーズ・モーツ　ン　９９ ス拳マリ−〇ゲベルス

Claims (9)

【特許請求の範囲】
1. （１）交換回路網とインターフェイス回路を通って結合
   された共通の制御装置を備えた複数のターミナル回路を
   具備している通信交換システムにおいて、 前記共通制御装置は非同期で動作する複数の前記インタ
   ーフェイス回路を介して前記交換回路網と結合され、 前記共通制御装置は、プロセッサ、および前記インター
   フェイス回路のそれぞれに前記プロセッサを次々に割当
   てるための制御手段を具備していることを特徴とする通
   信交換システム。
2. （２）前記プロセッサは複数のセグメント区分された命
   令のプログラムを蓄積するだめのメモリ（ＰＲＯＭ）お
   よび前記命令の、実行を制御し、一つのセグメン１〜の
   命令の実行の完了を示す第１の信号（Ｅ　Ａ　ＣＫ、　
   ）を発生する処理手段（しＵ。 ＰＣＡ／Ｂ、ＭＵＸ３　、ＣＬＣ）を備え、前記制御手
   段は前記処理手段を一つのセグメントの命令の実行中前
   記インターフェイス回路の選択された一つに割当てるこ
   とを特徴とする特許請求の範囲第１項記載の通信交換シ
   ステム。
3. （３）前記共通制御装置は予め定められたインターバル
   で発生し、前記インターフェイス回路のそれぞれのもの
   に割当てられた第２の信号（Ｗ１６Ａ／Ｂ）を発生ずる
   手段を備え、前記制御手段は前記第１の信号（ＥＡＣＫ
   ）が供給される第１の入力と、前記第２の信号が供給さ
   れる複数の第２の入ツノとを備え、前記制御手段は前記
   第２の信号に応答して前記インターフェイス回路の一つ
   を示す第３の信号（Ａ／Ｂ）を発生する手段と、前記第
   １の信号に応答して前記セグメントの一つの命令の実行
   を前記プロセッサに開始させる第４の信号（ＰＲＥＱ）
   を発生する手段とを備え、前記一つのセグメン１−は前
   記第３の信号の関数であることを特徴とする特許請求の
   範囲第２項記載の通信交換システム。
4. （４）前記処理する手段は前記インターフェイス回路の
   それぞれのものと協同して動作し、実行されなければな
   らない命令のアドレスを蓄積することのできる複数のプ
   ログラムカウンタ手段（ＰＣＡ／Ｂ　）と、前記第３の
   信号（Ａ／Ｂ）によって制御され前記プログラムカウン
   タ手段の一つを選択する選択手段（ＭＩＪＸ３　）とを
   備え、前記プログラムカウンタ手段の一つに蓄積された
   前記アドレスにおいて前記メモリ（ＦＲＯＭ＞にアクセ
   スする如く構成されていることを特徴とする特許請求の
   範囲第３項記載の通信交換システム。
5. （５）前記メモリ（ＰＲＯＭ）中に蓄積された前記命令
   のプログラムは全て同じ長さを持ち、前記メモリの出力
   に供給された制御データを含んでいる第１と第２のセッ
   トの命令を含んでおり、前記第２のセットの命令はさら
   に他の命令のアドレスを含んでおり、前記処理する手段
   は前記第１のセットの各命令に対して前記命令の長さか
   ら次に続く命令のアドレスを計界し、前記第２のセット
   の各命令に対して前記命令の多さ或いは前記他の命令の
   アドレスのいずれかから次に続く命令のアドレスを計算
   することを特徴とする特許請求の範囲第２項記載の通信
   交換システム。
6. （６）前記共通制御装置は、前記複数のインターフェイ
   ス回路と結合され、前記インターフェイス回路のいずれ
   か一つからデータを受信する如く構成され、この受信さ
   れたデータをデコードするように構成されたデコード手
   段（ＣＨ１６Ｍ　Ｄ　Ｅ　Ｃ＞に結合された出力を有し
   てそれらの出力に対応する出力信号を出力づる伝送手段
   と、前記デコード手段の出力および前記メモリの出力に
   結合されて前記制御データの制御下に前記出力信号の一
   つを選択し、それを制御信号（Ｘ）として前記プログラ
   ムカウンタ手段の動作を制御するために選択手段の出力
   に供給することができる第２の選択手段（ＭＵＸ２　’
   ）とを備えていることを特徴とする特許請求の範囲第２
   項記載の通信交換システム。
7. （７）前記処理する手段は、前記第３の信号（Ａ／Ｂ）
   、命令のどのセットがこの命令に属しているかを検出Ｊ
   るために前記メモリの出力に与えられる実行されている
   命令の制御データ形成部分、および前記制御信号くＸ）
   、によって制御される論理手段（ＬＵ）を備え、この論
   理手段は前記プログラムカウンタ手段を制御して前記第
   ２のセラｊ・の命令が検出された場合に前記後続する命
   令のアドレスを計算することを特徴とする特許請求の範
   囲第６項記載の通信交換システム。
8. （８）前記処理する手段は、前記メモリの出力に与えら
   れた前記制御データに応答して前記第１の信号（ＥＡＣ
   Ｋ）を出力する出力手段（ＣＬＣ）を備え、前記論理手
   段（ＬＵ）は前記第１の信号の制御下に前記セグメン］
   ・の一つの命令の全ての実行が完了した後前記プログラ
   ムカウンタを阻止することを特徴とする特許請求の範囲
   第７項記載の通信交換システム。
9. （９）前記伝送手段は複数の時間チャンネルからなる時
   分割多重リンク（ＴＩＮＡ／Ｂ、ＴＯｔＪＴＡ／Ｂ　）
   を介して前記複数のインターフェイス回路のそれぞれと
   結合され、前記複数の時間チャンネルの予め定められた
   ものにおいて前記第２の信号が発生されることを特徴と
   する特許請求の範囲第３項または第５項のいずれか記載
   の通信交換システム。