JPS6019274A - 多重処理システムのための同期機構 - Google Patents
多重処理システムのための同期機構Info
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- JPS6019274A JPS6019274A JP59078781A JP7878184A JPS6019274A JP S6019274 A JPS6019274 A JP S6019274A JP 59078781 A JP59078781 A JP 59078781A JP 7878184 A JP7878184 A JP 7878184A JP S6019274 A JPS6019274 A JP S6019274A
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- 230000001360 synchronised effect Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
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- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の装置またはサブシステムがバスを介し
て相互接続されている多重処理システムに関する。
て相互接続されている多重処理システムに関する。
各装置またはサブシステムは一連のオペレーションを実
行することができる。このような多重処理システムにお
いては、一連のオペレーションの実行中に、互いの装置
の正確な同期をとらねばならない。すなわち、バスに接
続されている全ての装置またはサブシステムの各々ｉ番
目のオペレーションが終了するまでは、各装置または各
サブシステムが各々（１＋１）番目のオペレーションを
開始しないようにしなければならない。
行することができる。このような多重処理システムにお
いては、一連のオペレーションの実行中に、互いの装置
の正確な同期をとらねばならない。すなわち、バスに接
続されている全ての装置またはサブシステムの各々ｉ番
目のオペレーションが終了するまでは、各装置または各
サブシステムが各々（１＋１）番目のオペレーションを
開始しないようにしなければならない。
本発明は特にこうした多重処理システムの同期に関する
。
。
従来こうした同期をとる方法として、全ての装置に共通
のクロック信号を供給する方法があった。
のクロック信号を供給する方法があった。
しかしながらこの方法には欠点がいくつかある。
例えば、オペレーションの複雑さの違いや、異なる回路
技術を使用することからくる回路の動作速度の違いがあ
るために、各装置または各サブシステムのオペレーショ
ンの実行時間がまちまちである場合が多い。こうした装
置を共通のクロック信号で制御する場合は、最も遅いオ
ペレーションに合うようにクロック信号の周波数を下げ
なければならない。さらにオペレーションの実行時間が
その時その時で異っている場合は、正常なオペレーショ
ンを維持するだめにクロック信号の周波数を下げたり、
実行時間が短い時はそれを利用するためにクロック信号
の周波数を上げたりしなければならない。
技術を使用することからくる回路の動作速度の違いがあ
るために、各装置または各サブシステムのオペレーショ
ンの実行時間がまちまちである場合が多い。こうした装
置を共通のクロック信号で制御する場合は、最も遅いオ
ペレーションに合うようにクロック信号の周波数を下げ
なければならない。さらにオペレーションの実行時間が
その時その時で異っている場合は、正常なオペレーショ
ンを維持するだめにクロック信号の周波数を下げたり、
実行時間が短い時はそれを利用するためにクロック信号
の周波数を上げたりしなければならない。
〔発明が解決しようとする問題点１
以上に説明したように、共通のクロック信号を用いる同
期方法は、オペレーションに応じてその周波数を変化さ
せなければならない。
期方法は、オペレーションに応じてその周波数を変化さ
せなければならない。
本発明の目的は、多重処理システムの各装置がそれぞれ
一連のオペレーションを実行する際、こうした共通のク
ロック信号を用いないで容易に各装置の同期を行う手段
を多重処理システムに提供することにある。
一連のオペレーションを実行する際、こうした共通のク
ロック信号を用いないで容易に各装置の同期を行う手段
を多重処理システムに提供することにある。
複数の装置またはサブシステムが共通のバスｆ介して相
互接続され、各装置またはサブシステムがそれぞれ同じ
または異なる一連のオペレーションを実行するために構
成されており、全ての装置またはサブシステムの各々ｉ
番目のオペレーションが終了するまでは、各装置または
各サブシステムが各々（ｉ＋１ ）番目のオペレーショ
ンを開始することのないようにこれらを互いに同期させ
ることを必要とする多重処理システムにおいて、次のよ
うな同期機構を多重処理システムに備えることによって
本発明の目的は達成される。同期機構は、制御ラインに
接続された同期手段を各装置に備えている。各装置の同
期手段は、関連する装置の選択されたオペレーションの
終了時に各々の制御ラインに制御信号を発生する。全て
の制御ラインはグループとして論理手段を介してバスの
中の選択されたパスラインに接続される。論理手段は制
御信号の受取りに応答し全ての装置の選択されたオペレ
ーションが終了した時にのみバス信号をパスラインに発
生する。バス信号は各々の制御ラインを介して各同期手
段に印加され、各同期手段はバス信号受取時に関連する
装置を付勢してオペレーションシーケンス中の次のオペ
レーションの実行を開始する。
互接続され、各装置またはサブシステムがそれぞれ同じ
または異なる一連のオペレーションを実行するために構
成されており、全ての装置またはサブシステムの各々ｉ
番目のオペレーションが終了するまでは、各装置または
各サブシステムが各々（ｉ＋１ ）番目のオペレーショ
ンを開始することのないようにこれらを互いに同期させ
ることを必要とする多重処理システムにおいて、次のよ
うな同期機構を多重処理システムに備えることによって
本発明の目的は達成される。同期機構は、制御ラインに
接続された同期手段を各装置に備えている。各装置の同
期手段は、関連する装置の選択されたオペレーションの
終了時に各々の制御ラインに制御信号を発生する。全て
の制御ラインはグループとして論理手段を介してバスの
中の選択されたパスラインに接続される。論理手段は制
御信号の受取りに応答し全ての装置の選択されたオペレ
ーションが終了した時にのみバス信号をパスラインに発
生する。バス信号は各々の制御ラインを介して各同期手
段に印加され、各同期手段はバス信号受取時に関連する
装置を付勢してオペレーションシーケンス中の次のオペ
レーションの実行を開始する。
複数の装置またはサブシステムを相互に接続するバスを
共有する多重処理システムに、本発明は適用できる。複
数の装置またはサブシステムは、装置間の優先順位を決
定してバスに接続されている他の装置との通信を行うた
めのバス競合回避機構の制御のもとで動゛作する。一般
にこうしたバス競合回避機構は、バス制御を要求する装
置間の競合を処理する手順、および１つの装置から他の
装置へ制御信号を伝達する手順、を有している。しかし
ながらこうした手順を行うだめには、バスに接続されて
いる全ての装置が実行するオペレーションの同期が、正
確にとれていることが必要である。本発明はこの同期に
関する。
共有する多重処理システムに、本発明は適用できる。複
数の装置またはサブシステムは、装置間の優先順位を決
定してバスに接続されている他の装置との通信を行うた
めのバス競合回避機構の制御のもとで動゛作する。一般
にこうしたバス競合回避機構は、バス制御を要求する装
置間の競合を処理する手順、および１つの装置から他の
装置へ制御信号を伝達する手順、を有している。しかし
ながらこうした手順を行うだめには、バスに接続されて
いる全ての装置が実行するオペレーションの同期が、正
確にとれていることが必要である。本発明はこの同期に
関する。
本実施例では、６本の制御ラインが使用される。
この６本の制御ラインは、各々の装置から３本のそれぞ
れのパスラインへ至るラインであり、ろ本のパスライン
は、装置間を相互接続するバスの一部となっている。各
装置は、６つの２進変数である制御信号ｐ、ｑ、および
ｒを６本の制御ラインにそれぞれ送出する。これらの制
御信号はその２進値によって、その時点での装置の動作
状況を表わす。６本の制御ラインは、ワイヤードＯＲに
より対応するパスラインに接続されている。第１のパス
ラインが、各装置において生ずる全ての制御信号ｐをワ
イヤードＯＲを介して伝達し、第２のパスラインが、各
装置において生ずる全ての制御信号ｑをワイヤードＯＲ
を介して伝達し、第３のパスラインが、各装置において
生ずる全ての制御信号ｒをワイヤードＯＲを介して伝達
する。第２図に、各装置で一連のオペレーションが実行
されるときの制御信号の状態変化の様子の一例を示す。
れのパスラインへ至るラインであり、ろ本のパスライン
は、装置間を相互接続するバスの一部となっている。各
装置は、６つの２進変数である制御信号ｐ、ｑ、および
ｒを６本の制御ラインにそれぞれ送出する。これらの制
御信号はその２進値によって、その時点での装置の動作
状況を表わす。６本の制御ラインは、ワイヤードＯＲに
より対応するパスラインに接続されている。第１のパス
ラインが、各装置において生ずる全ての制御信号ｐをワ
イヤードＯＲを介して伝達し、第２のパスラインが、各
装置において生ずる全ての制御信号ｑをワイヤードＯＲ
を介して伝達し、第３のパスラインが、各装置において
生ずる全ての制御信号ｒをワイヤードＯＲを介して伝達
する。第２図に、各装置で一連のオペレーションが実行
されるときの制御信号の状態変化の様子の一例を示す。
ただし第２図において、下位レベルが２進値パ１°′を
表わすものとする。
表わすものとする。
第２図の上段より、装置Ａ、装置Ｂ、および装置ｎの各
々における、オペレーションシーケンス中の４つの連続
するオペレーションが実行される際の、制御信号ｐ、ｑ
、およびｒの状態変化の様子を表わす波形図である。第
２図の最下段は、以上の３つの装置の制御信号ｐをＯＲ
することによって生ずるバス信号Ｐ、３つの装置の制御
信号ｑをＯＲすることによって生ずるバス信号Ｑ、およ
び６つの装置の制御信号ｒをＯＲすることによって生ず
るバス信号Ｒ１の状態変化を表わす波形図である。説明
を簡単にするために装置が３つ（Ａ、Ｂ１およびｎ）の
場合しか示していないが、もちろん装置の数はこれ以上
であってもよくその場合は、全ての装置のそれぞれの制
御信号のＯＲをとってそれぞれのバス信号が生成される
。バスに接続されている全ての装置によってバス信号Ｐ
、Ｑ。
々における、オペレーションシーケンス中の４つの連続
するオペレーションが実行される際の、制御信号ｐ、ｑ
、およびｒの状態変化の様子を表わす波形図である。第
２図の最下段は、以上の３つの装置の制御信号ｐをＯＲ
することによって生ずるバス信号Ｐ、３つの装置の制御
信号ｑをＯＲすることによって生ずるバス信号Ｑ、およ
び６つの装置の制御信号ｒをＯＲすることによって生ず
るバス信号Ｒ１の状態変化を表わす波形図である。説明
を簡単にするために装置が３つ（Ａ、Ｂ１およびｎ）の
場合しか示していないが、もちろん装置の数はこれ以上
であってもよくその場合は、全ての装置のそれぞれの制
御信号のＯＲをとってそれぞれのバス信号が生成される
。バスに接続されている全ての装置によってバス信号Ｐ
、Ｑ。
およびＲの状態の変化が監視され、これらのバス信号を
用いて装置を制御し必要ならば同期させてオペレーショ
ンを実行する。。以上の制御信号を生成する、同期論理
の実際の回路構成は、第１図を参照して後に説明する。
用いて装置を制御し必要ならば同期させてオペレーショ
ンを実行する。。以上の制御信号を生成する、同期論理
の実際の回路構成は、第１図を参照して後に説明する。
第２図に示すように、初めはオペレーションを実行して
いる装置はなく、各装置の制御信号ｐ、ｑｌおよびｒ、
ならびにバス信号Ｐ、Ｑ、およびＲの２進値はそれぞれ
０．０、および１である。
いる装置はなく、各装置の制御信号ｐ、ｑｌおよびｒ、
ならびにバス信号Ｐ、Ｑ、およびＲの２進値はそれぞれ
０．０、および１である。
従ってバス信号Ｐ、Ｑ、およびＲの値は、各装置の制御
信号ｐ、ｑ、およびｒの値にそれぞれ一致しており、多
重処理システムは安定状態にある。
信号ｐ、ｑ、およびｒの値にそれぞれ一致しており、多
重処理システムは安定状態にある。
所望の装置の制御信号ｐの値をパ１”に強制することに
よってオペレーションシーケンスが開始する。第１図の
例では、この開始のだめに装置Ａを選択しである。以下
にオペレーションシーケンスを順に追って説明する（以
上に説明した制御信号ｐ、ｑ、およびｒに対応する制御
ラインをそれぞれｐ−制御ライン、ｑ−制御ライン、お
よびｒ−制御ラインと呼び、同様にバス信号Ｐ、Ｑ、お
よびＲに対応するパスラインをそれぞれＰ−パスライン
、Ｑ−パスライン、およびＲ−パスラインと呼ぶことに
する）。
よってオペレーションシーケンスが開始する。第１図の
例では、この開始のだめに装置Ａを選択しである。以下
にオペレーションシーケンスを順に追って説明する（以
上に説明した制御信号ｐ、ｑ、およびｒに対応する制御
ラインをそれぞれｐ−制御ライン、ｑ−制御ライン、お
よびｒ−制御ラインと呼び、同様にバス信号Ｐ、Ｑ、お
よびＲに対応するパスラインをそれぞれＰ−パスライン
、Ｑ−パスライン、およびＲ−パスラインと呼ぶことに
する）。
（イ）外部からの開始信号によって、装置Ａの制御信号
ｐの値がパ１”に切替わる。全ての装置のｐ−制御ライ
ンはワイヤードＯＲ論理（後に説明する）を介してＰ−
パスラインに接続されていルノで、装置Ａの制御信号ｐ
の値が１”となることによりバス信号Ｐの値が′”１″
て切替わる。そうして装置Ａが第１のオペレーション（
ｏｐＡｉ）を開始する。他の全ての装置はバス信号Ｐの
値が“′１”になったことを検知し、それぞれの制御信
号ｐの値を１”に切替えてそｈぞれの第１のオペレーシ
ョン（ｏｐＢｌ、・・・・、ｏｐｎ １ ）を開始する
。全ての装置の制御信号ｐ、ｑ、およびｒがそれぞれ等
しい値１．０、および１となり従ってバス信号Ｐ、Ｑ、
およびＲの値が１、ｏｌおよび１となる。ここで多重処
理システムは再び安定状態となる。バス信号Ｐの切替え
によって生ずる制御信号ｐの切替えの時間的な遅れは、
信号の伝搬時間および各装置の信号処理速度に起因する
ものであり、この遅れは装置によって異なる場合もある
。
ｐの値がパ１”に切替わる。全ての装置のｐ−制御ライ
ンはワイヤードＯＲ論理（後に説明する）を介してＰ−
パスラインに接続されていルノで、装置Ａの制御信号ｐ
の値が１”となることによりバス信号Ｐの値が′”１″
て切替わる。そうして装置Ａが第１のオペレーション（
ｏｐＡｉ）を開始する。他の全ての装置はバス信号Ｐの
値が“′１”になったことを検知し、それぞれの制御信
号ｐの値を１”に切替えてそｈぞれの第１のオペレーシ
ョン（ｏｐＢｌ、・・・・、ｏｐｎ １ ）を開始する
。全ての装置の制御信号ｐ、ｑ、およびｒがそれぞれ等
しい値１．０、および１となり従ってバス信号Ｐ、Ｑ、
およびＲの値が１、ｏｌおよび１となる。ここで多重処
理システムは再び安定状態となる。バス信号Ｐの切替え
によって生ずる制御信号ｐの切替えの時間的な遅れは、
信号の伝搬時間および各装置の信号処理速度に起因する
ものであり、この遅れは装置によって異なる場合もある
。
（ロ） 各装置がそれぞれの第１のオペレーションを終
えると、それぞれの制御信号ｒをパ１”から°′０”に
切替える。第２図かられかるように、各装置の第１のオ
ペレーション（ｏｐＡｌ、ｏｐＢｌ等）の実行時間はま
ちまちである。全ての装置のｒ−制御ラインはワイヤー
ドＯＲ論理を介してＲ−パスラインに接続されているの
で、全ての装置の第１のオペレーションが終了するまで
（第２図の例では装置ｎが最後となっている）は、バス
信号Ｒの値を切替えない。第１のオペレーションが全て
終了するとバス信号Ｒは”１”から０”に切替わる。
えると、それぞれの制御信号ｒをパ１”から°′０”に
切替える。第２図かられかるように、各装置の第１のオ
ペレーション（ｏｐＡｌ、ｏｐＢｌ等）の実行時間はま
ちまちである。全ての装置のｒ−制御ラインはワイヤー
ドＯＲ論理を介してＲ−パスラインに接続されているの
で、全ての装置の第１のオペレーションが終了するまで
（第２図の例では装置ｎが最後となっている）は、バス
信号Ｒの値を切替えない。第１のオペレーションが全て
終了するとバス信号Ｒは”１”から０”に切替わる。
（ハ）全ての装置はバス信号Ｒの値がパ０”になったこ
とを検知し、それぞれの制御信号ｑの値を′１′に切替
えてそれぞれの第２のオペレーション（ｏｐＡ２、ｏｐ
Ｂ２、・・・・、ｏｐｎ２’）を開始する。（イ）およ
び（ロ）と同様に、制御信号ｑの切替えの時間的な遅れ
、および第２のオペレーションの実行時間は、装置によ
ってまちまちである。全ての装置のｑ−制御ラインはワ
イヤードＯＲ論理を介してＱ−パスラインに接続されて
いるので、最も早く切替わる制御信号ｑ（第２図の例で
は装置ｎが最も早い）によって、バス信号ＱはＱ”から
１”に切替わる。こうして全ての装置の制御信号ｐ、ｑ
、およびｒがそれぞれ等しい値１．１、および０となり
従ってバス信号Ｐ、Ｑ、およびＲの値が１．１、および
Ｄとなる。ここで多重処理システムは再び安定状態とな
る。
とを検知し、それぞれの制御信号ｑの値を′１′に切替
えてそれぞれの第２のオペレーション（ｏｐＡ２、ｏｐ
Ｂ２、・・・・、ｏｐｎ２’）を開始する。（イ）およ
び（ロ）と同様に、制御信号ｑの切替えの時間的な遅れ
、および第２のオペレーションの実行時間は、装置によ
ってまちまちである。全ての装置のｑ−制御ラインはワ
イヤードＯＲ論理を介してＱ−パスラインに接続されて
いるので、最も早く切替わる制御信号ｑ（第２図の例で
は装置ｎが最も早い）によって、バス信号ＱはＱ”から
１”に切替わる。こうして全ての装置の制御信号ｐ、ｑ
、およびｒがそれぞれ等しい値１．１、および０となり
従ってバス信号Ｐ、Ｑ、およびＲの値が１．１、および
Ｄとなる。ここで多重処理システムは再び安定状態とな
る。
（勾 各装置がそれぞれの第２のオペレーションを終え
ると、それぞれの制御信号ｐを“１”からＯ”に切替え
る。全ての装置の第２のオペレーションが終了（第２図
の例では装置ｎが最後となっている）すると、バス信号
Ｐはパ１”から“０”に切替わる。
ると、それぞれの制御信号ｐを“１”からＯ”に切替え
る。全ての装置の第２のオペレーションが終了（第２図
の例では装置ｎが最後となっている）すると、バス信号
Ｐはパ１”から“０”に切替わる。
（ホ）全ての装置はバス信号Ｐの値が０”になったこと
を検知し、それぞ九の制御信号ｒの値を°゛１″に切替
えてそれぞれの第６のオペレーション（ｏ ｐＡ３、ｏ
ｐＢ３、・・・・、ｏｐｎ３ ）を開始する。この切替
えの時間的な遅れ、およびオペレーションの実行時間は
、装置によってまちまちである。全ての装置のｒ−制御
ラインはワイヤードＯＲ論理を介してＲ−パスラインに
接続されているので、最も早く切替わる制御信号ｒ（第
２図の例では装置ｎが最も早い）によって、バス信号Ｒ
はパ０″から１″に切替わる。こうして全ての装置の制
御信号ｐ、ｑ１およびｒがそれぞれ等しい値０．１、お
よび１となり従ってバス信号Ｐ、ＱｌおよびＲの値が０
．１、および１となる。ここで多重処理システムは再び
安定状態となる。
を検知し、それぞ九の制御信号ｒの値を°゛１″に切替
えてそれぞれの第６のオペレーション（ｏ ｐＡ３、ｏ
ｐＢ３、・・・・、ｏｐｎ３ ）を開始する。この切替
えの時間的な遅れ、およびオペレーションの実行時間は
、装置によってまちまちである。全ての装置のｒ−制御
ラインはワイヤードＯＲ論理を介してＲ−パスラインに
接続されているので、最も早く切替わる制御信号ｒ（第
２図の例では装置ｎが最も早い）によって、バス信号Ｒ
はパ０″から１″に切替わる。こうして全ての装置の制
御信号ｐ、ｑ１およびｒがそれぞれ等しい値０．１、お
よび１となり従ってバス信号Ｐ、ＱｌおよびＲの値が０
．１、および１となる。ここで多重処理システムは再び
安定状態となる。
（へ）各装置がそれぞれの第３のオペレーションを終え
ると、それぞれの制御信号ｑを“′１′から“０″に切
替える。全ての装置の第６のオペレーションが終了（第
２図の例では装置Ｂが最後と゛なっている）すると、バ
ス信号０は１”から°゛０″に切替わる。この時点で多
重処理システムはオペレーションシーケンス開始時と同
じ状態になる。
ると、それぞれの制御信号ｑを“′１′から“０″に切
替える。全ての装置の第６のオペレーションが終了（第
２図の例では装置Ｂが最後と゛なっている）すると、バ
ス信号０は１”から°゛０″に切替わる。この時点で多
重処理システムはオペレーションシーケンス開始時と同
じ状態になる。
従ってシーケンスを続行させるには、任意の１つの装置
に開始信号を入力すればよい。第４のオペレーション以
降は、（イ〕ないしくへ）の繰り返しである。
に開始信号を入力すればよい。第４のオペレーション以
降は、（イ〕ないしくへ）の繰り返しである。
以上ニ説明した処理はオペレーションシーケンスが終了
する壕で続く。実際にはそれぞれの装置はオペレーショ
ンの数をカウントすることができる。または１つの装置
がこれをカウントし、新だなパスラインを付加してカウ
ント値を標示できるヨウにしてもよい。オペレーション
シーケンスのオペレーションに対して１から順に番号を
付けると、その番号が３の倍数のところでは、制御信号
ｐ、ｑ、およびｒの値が０Ｓ０、および１と疫っており
、オペレーションシーケンスは、この値に始まってこの
値に終ることを意味する。オペレーションシーケンスが
この値に終わらない場合は、擬オペレーションをオペレ
ーションシーケンスの後に追加して、この値に終るよう
にしてもよい。
する壕で続く。実際にはそれぞれの装置はオペレーショ
ンの数をカウントすることができる。または１つの装置
がこれをカウントし、新だなパスラインを付加してカウ
ント値を標示できるヨウにしてもよい。オペレーション
シーケンスのオペレーションに対して１から順に番号を
付けると、その番号が３の倍数のところでは、制御信号
ｐ、ｑ、およびｒの値が０Ｓ０、および１と疫っており
、オペレーションシーケンスは、この値に始まってこの
値に終ることを意味する。オペレーションシーケンスが
この値に終わらない場合は、擬オペレーションをオペレ
ーションシーケンスの後に追加して、この値に終るよう
にしてもよい。
以上に説明したオペレーションシーケンスの同期は、各
装置（装置Ａ、装置Ｂ、・・・・、装置ｎ）に備えた同
期回路によって実現できる。第１図πこの同期回路を示
す。第１図の一点鎖線より左側に、３本のパスライン、
すなわちＰ−パスライン、Ｑ〜パスライン、およびＲ−
パスラインを示す。
装置（装置Ａ、装置Ｂ、・・・・、装置ｎ）に備えた同
期回路によって実現できる。第１図πこの同期回路を示
す。第１図の一点鎖線より左側に、３本のパスライン、
すなわちＰ−パスライン、Ｑ〜パスライン、およびＲ−
パスラインを示す。
３本のパスラインは、装置間を相互接続するバスの一部
となっている。第１図の一点鎖線より右側に同・期回路
を示す。同期回路の制御ラインｐ、ｑ、およびｒは、ワ
イヤードＯＲ論理の接続部Ｌ１、Ｌ２、およびＬ３によ
って、Ｐ−パスライン、Ｑ−パスライン、およびＲ−パ
スラインにそれぞれ接続されている。接続部Ｌ１、Ｌ２
、およびＬ３は通常のオープンコレクタトランジスタ段
で構成されている。
となっている。第１図の一点鎖線より右側に同・期回路
を示す。同期回路の制御ラインｐ、ｑ、およびｒは、ワ
イヤードＯＲ論理の接続部Ｌ１、Ｌ２、およびＬ３によ
って、Ｐ−パスライン、Ｑ−パスライン、およびＲ−パ
スラインにそれぞれ接続されている。接続部Ｌ１、Ｌ２
、およびＬ３は通常のオープンコレクタトランジスタ段
で構成されている。
各装置の同期回路は便宜上３つの独立した論理ブロック
ＬＢ１、ＬＢ２、およびＬＢ３から成るとみなすことが
できる。各論理ブロックは、１つのインバータ、２つの
ＡＮＤゲート、および１つのＯＲゲートを組合せて構成
する。論理ブロックＬＩ３”１において、これらの構成
要素に番号１．２．６、および４をそれぞれ付ける。同
様に論理ブロックＬＢ２において、１１．１２．１６、
および１４、論理ブロックＬＢ３において、２１．２２
．２６、および２４とする。
ＬＢ１、ＬＢ２、およびＬＢ３から成るとみなすことが
できる。各論理ブロックは、１つのインバータ、２つの
ＡＮＤゲート、および１つのＯＲゲートを組合せて構成
する。論理ブロックＬＩ３”１において、これらの構成
要素に番号１．２．６、および４をそれぞれ付ける。同
様に論理ブロックＬＢ２において、１１．１２．１６、
および１４、論理ブロックＬＢ３において、２１．２２
．２６、および２４とする。
Ｐ、Ｑ、およびＲ−パスラインは各装置の３つの論理ブ
ロックＬＢｉ、ＬＢ２、およびＬＢ３へ、入力線として
接続されている。各装置において、論理ブロックＬＢＩ
の出力信号が制御信号ｐであり、論理ブロックＬＢ２の
出力信号が制御信号ｑであり、ｌ論理ブロックＬＢ３の
出力信号が制御信号ｒである。
ロックＬＢｉ、ＬＢ２、およびＬＢ３へ、入力線として
接続されている。各装置において、論理ブロックＬＢＩ
の出力信号が制御信号ｐであり、論理ブロックＬＢ２の
出力信号が制御信号ｑであり、ｌ論理ブロックＬＢ３の
出力信号が制御信号ｒである。
論理ブロックへの入力であるバス信号Ｐ、Ｑ、およびＲ
の他に、論理ブロックＬＢ１には、さらに２つの１言号
が印加される。１つは外部からの開始信号であり、オペ
レーションソーケンスを開始するだめに関連する装置の
１つが選択されると、この開始信号を用いてオペレーシ
ョンソーケンスの開始を強制する。もう１つは、第２の
オペレーション（さらに第５、第８、第１１等のオペレ
ーション）が現在進行中かどうかを標示する信号である
。この信号（ｏｐ２進行信号と呼ぶ）は、装置の制御信
号ｑから直接引き出される。論理ブロックＬＢ２にも、
同様力信号（ｏｐ３進行信号と呼ぶ）が印加される。ｏ
ｐ３進行信号は、第３のオペレーション（さらに第６、
第９、第１２等のオペレーション）が現在進行中かどう
かを標示する信号である。ｏｐ３進行信号は装置の制御
信号ｒから直接引き出される。論理ブロックＬｌ’ｌに
も、同様な信号（ｏｐ１進行信号と呼ぶ）が印加される
。ｏｐ１進行信号は、第１のオペレーション（さらに第
４、第７、第１０等のオペレーション）が現在進行中か
どうかを標示する信号であろっｏｐ１進行信号は装置の
制御信号ｐから直接引き出される。
の他に、論理ブロックＬＢ１には、さらに２つの１言号
が印加される。１つは外部からの開始信号であり、オペ
レーションソーケンスを開始するだめに関連する装置の
１つが選択されると、この開始信号を用いてオペレーシ
ョンソーケンスの開始を強制する。もう１つは、第２の
オペレーション（さらに第５、第８、第１１等のオペレ
ーション）が現在進行中かどうかを標示する信号である
。この信号（ｏｐ２進行信号と呼ぶ）は、装置の制御信
号ｑから直接引き出される。論理ブロックＬＢ２にも、
同様力信号（ｏｐ３進行信号と呼ぶ）が印加される。ｏ
ｐ３進行信号は、第３のオペレーション（さらに第６、
第９、第１２等のオペレーション）が現在進行中かどう
かを標示する信号である。ｏｐ３進行信号は装置の制御
信号ｒから直接引き出される。論理ブロックＬｌ’ｌに
も、同様な信号（ｏｐ１進行信号と呼ぶ）が印加される
。ｏｐ１進行信号は、第１のオペレーション（さらに第
４、第７、第１０等のオペレーション）が現在進行中か
どうかを標示する信号であろっｏｐ１進行信号は装置の
制御信号ｐから直接引き出される。
第１図に示した同期回路における各信号の状態の推移を
表１に示す。表１の左から第１欄に、バス信号Ｐ、Ｑ、
およびＲの値の推移を示す。各装置の論理ブロックＬＢ
１、ＬＢ２、およびＬＢ３にそれぞれ入力される信号の
状態を、第２欄、第６欄、および第４欄にそれぞれ示す
。各論理ブロックへの入力は以下の通りである。ただし
それぞれの記号の上部に付す−はその信号の否定を表わ
す。
表１に示す。表１の左から第１欄に、バス信号Ｐ、Ｑ、
およびＲの値の推移を示す。各装置の論理ブロックＬＢ
１、ＬＢ２、およびＬＢ３にそれぞれ入力される信号の
状態を、第２欄、第６欄、および第４欄にそれぞれ示す
。各論理ブロックへの入力は以下の通りである。ただし
それぞれの記号の上部に付す−はその信号の否定を表わ
す。
論理ブロックＬＢ１
ＡＮＤゲート２
開始信号、バス信号ｑ、バス信号Ｒ
ＡＮＤゲート６
バス信号４、バス信号Ｐ
ＯＲゲート４
ＡＮＤゲート２出力、Ａ’ＮＤゲート３出力、ｏｐ２進
行信号 庄）表１においてｏｐ２進行信号はマルで囲んだ２で表
わす。
行信号 庄）表１においてｏｐ２進行信号はマルで囲んだ２で表
わす。
論理ブロックＬ／Ｂ２
ＡＮＤゲート１２
バス信号Ｐ、バス信号ｋ
ＡＮＤ ソー ト １６
バス信号Ｑ、バス信号且
ＯＲゲート１４
ＡＮＤゲート１２出力信号、ＡＮＤゲート１６出力信号
、ｏｐ３進行信号 注）表１においてｏｐ３進行信号はマルで囲んだ３で表
わす。
、ｏｐ３進行信号 注）表１においてｏｐ３進行信号はマルで囲んだ３で表
わす。
論理ブロックＬＢ３
ＡＮＤ ソー ト ２２
バス信号Ｆ、バス信号Ｑ
ＡＮＤゲート２３
バス信号や、バス信号Ｒ
ＯＲゲート２４
ＡＮＤゲート２２出力信号、ＡＮＤゲート２３出力信号
、ｏｐ１進行信号 注）表１においてｏｐ１進行信号はマルで囲んだ１で表
わす。
、ｏｐ１進行信号 注）表１においてｏｐ１進行信号はマルで囲んだ１で表
わす。
初めはオペレーションを実行している装置はなく、バス
信号Ｐ、Ｑ、およびＲの値はそれぞれ０．０．１である
。これが表１の行番号１における入力条件である。こう
して行番号２に示すような値を、ＡＮＤゲートが出力し
ＯＲゲートに入力される。その結果、行番号３に示すよ
うな値を、ＯＲゲートが出力する。
信号Ｐ、Ｑ、およびＲの値はそれぞれ０．０．１である
。これが表１の行番号１における入力条件である。こう
して行番号２に示すような値を、ＡＮＤゲートが出力し
ＯＲゲートに入力される。その結果、行番号３に示すよ
うな値を、ＯＲゲートが出力する。
行番号４に示すように、ＡＮＤゲート２への入力の１つ
である開始信号を°゛１”に切替えて、ＡＮＤゲート２
およびＯＲゲート４を付勢する。こうして制御信号ｐが
パ１”に切替わり、当該装置で第１のオペレーションが
開始される。制御信号ｐは、ワイヤードＯＲ論理の接続
部Ｌ１を介してＰ−バスラインに印加されて、バス信号
Ｐが“１”に切替わる。他の全ての装置はバス信号Ｐが
パ０”から１”になったことを検知して第１のオペレー
ションを開始する。バス信号ＰｉｄＡＮＤゲート６に印
加され、論理ブロックＬＢｉの出力である制御信号ｐ
（” １”）を維持する。行番号８に示すように、論理
ブロックＬＢ３のＯＲゲート２４にｏｐｉ進行信号（パ
１”）が入力されている間は、ＯＲゲート２４は付勢さ
れていて制御信号ｒを”′１”に維持している。
である開始信号を°゛１”に切替えて、ＡＮＤゲート２
およびＯＲゲート４を付勢する。こうして制御信号ｐが
パ１”に切替わり、当該装置で第１のオペレーションが
開始される。制御信号ｐは、ワイヤードＯＲ論理の接続
部Ｌ１を介してＰ−バスラインに印加されて、バス信号
Ｐが“１”に切替わる。他の全ての装置はバス信号Ｐが
パ０”から１”になったことを検知して第１のオペレー
ションを開始する。バス信号ＰｉｄＡＮＤゲート６に印
加され、論理ブロックＬＢｉの出力である制御信号ｐ
（” １”）を維持する。行番号８に示すように、論理
ブロックＬＢ３のＯＲゲート２４にｏｐｉ進行信号（パ
１”）が入力されている間は、ＯＲゲート２４は付勢さ
れていて制御信号ｒを”′１”に維持している。
この安定状態は第１のオペレーションが終了するまで続
く。第１のオペレーションの終了ハ、ＯＲゲート２４へ
印加されているｏｐ１進行信号Ｒ■が“′１”から０″
に切替わることによって示される（行番号１１）。こう
してＯＲゲート２４の出力である制御信号ｒが１”から
ｏ”に切替わる。行番号１２に示すように、この時点で
制御信号ｐ、ｑ、およびｒの値は、１．０．０となる。
く。第１のオペレーションの終了ハ、ＯＲゲート２４へ
印加されているｏｐ１進行信号Ｒ■が“′１”から０″
に切替わることによって示される（行番号１１）。こう
してＯＲゲート２４の出力である制御信号ｒが１”から
ｏ”に切替わる。行番号１２に示すように、この時点で
制御信号ｐ、ｑ、およびｒの値は、１．０．０となる。
前述のように、全ての装置のｒ−制御ラインはワイヤー
ドＯＲ論理の接続部Ｌ３を介してＲ−バスラインに接続
されているので、全ての装置の第１のオペレーションが
終了した時点でバス信号Ｒが“１”から” ｏ ’に切
替わって、各装置に第２のオペレーションの開始が指示
される。
ドＯＲ論理の接続部Ｌ３を介してＲ−バスラインに接続
されているので、全ての装置の第１のオペレーションが
終了した時点でバス信号Ｒが“１”から” ｏ ’に切
替わって、各装置に第２のオペレーションの開始が指示
される。
このバス信号Ｒ（” ０”）は論理ブロックＩ、Ｂ２の
インバータ１１により反転（パ１”）されて、ＡＮＤゲ
ート１２に印加される。こうしてＡＮＤゲート１２およ
びＯＲゲート１４が付勢されて、ＯＲゲート１４の出力
すなわち論理ブロックＬＢ２の出力である制御信号ｑが
′０”から“１”に切替わる。この状態を行番号１３に
示す。制御信号ｑ （” ’＋”）はワイヤードＯＲ論
理の接続部Ｌ２を介してＱ−パスラインに印加されて、
バス信号Ｑはただちに°゛１”に切替わる。更に、制御
信号ｑ （” ｉ”）は関連する装置に印加されて、当
該装置が自身のオペレーション２を開始する。行番号１
８に示すように、論理ブロックＬＢ１のＯＲゲート４に
ｏｐ２進行信号Ｐ■（°′１″）が入力されている間は
、ＯＲゲート４は付勢されていて論理ブロックＬＢ１の
出力である制御信号ｐを′１”に維持している。
インバータ１１により反転（パ１”）されて、ＡＮＤゲ
ート１２に印加される。こうしてＡＮＤゲート１２およ
びＯＲゲート１４が付勢されて、ＯＲゲート１４の出力
すなわち論理ブロックＬＢ２の出力である制御信号ｑが
′０”から“１”に切替わる。この状態を行番号１３に
示す。制御信号ｑ （” ’＋”）はワイヤードＯＲ論
理の接続部Ｌ２を介してＱ−パスラインに印加されて、
バス信号Ｑはただちに°゛１”に切替わる。更に、制御
信号ｑ （” ｉ”）は関連する装置に印加されて、当
該装置が自身のオペレーション２を開始する。行番号１
８に示すように、論理ブロックＬＢ１のＯＲゲート４に
ｏｐ２進行信号Ｐ■（°′１″）が入力されている間は
、ＯＲゲート４は付勢されていて論理ブロックＬＢ１の
出力である制御信号ｐを′１”に維持している。
第２のオペレーションが終了すると、すなわち、行番号
２０に示すようにＯＲゲート４に印加されているｏｐ２
進行信号Ｐ■が１”からＯ”に切替わると、論理ブロッ
クＬＢＩの出力である制御信号ｐが“′１”から０”に
切替わる。行番号２１に示すように、この時点で制御信
号ｐ、ｑ、およびｒの値は、それぞれ０．１、および０
となる。前述のように、全ての装置のｐ−制御ラインは
ワイヤードＯＲ論理の接続部Ｌ１を介してｐ −パスラ
インに接続されているので、全ての装置の第２のオペレ
ーションが終了した時点でバス信号Ｐが“１”から°゛
０”に切替わって、各装置に第６のオペレーションの開
始が指示される。
２０に示すようにＯＲゲート４に印加されているｏｐ２
進行信号Ｐ■が１”からＯ”に切替わると、論理ブロッ
クＬＢＩの出力である制御信号ｐが“′１”から０”に
切替わる。行番号２１に示すように、この時点で制御信
号ｐ、ｑ、およびｒの値は、それぞれ０．１、および０
となる。前述のように、全ての装置のｐ−制御ラインは
ワイヤードＯＲ論理の接続部Ｌ１を介してｐ −パスラ
インに接続されているので、全ての装置の第２のオペレ
ーションが終了した時点でバス信号Ｐが“１”から°゛
０”に切替わって、各装置に第６のオペレーションの開
始が指示される。
このバス信号ｐ （” ｏ”）は論理ブロックＬＢ乙の
インバータ２１により反転（′１”）されて、すでにバ
ス信号Ｑ （” １”）を受け取っているＡＮＤゲート
２２に印加される。こうしてＡＮＤゲート２２およびＯ
Ｒゲート２４が付勢されて、論理ブロックＬＢ３の出力
である制御信号ｒがパ０”からパ１”に切替わる。行番
号２４に示すように、この時点で制御信号ｐ、ｑ、およ
びｒの値はそれぞれＯｌｌ、および１となる。制御信号
ｒ （” １”）はワイヤードＯＲ論理の接合部Ｌ６を
介してＲ−バスラインに印加されて、バス信号Ｒはただ
ちに”１”に切替わる。更に、制御信号ｒ（”１”）は
関連する装置に印加されて、当該装置が自身のオペレー
ション６を開始する。行番号２６に示すように、論理ブ
ロックＬＢ２のＯＲゲート１４にｏｐ３進行信号Ｑ■（
°１”）が入力されている間は、ＯＲゲート１４は付勢
されていて論理ブロックＬＢ２の出力である制御信号ｑ
を１”に維持している。
インバータ２１により反転（′１”）されて、すでにバ
ス信号Ｑ （” １”）を受け取っているＡＮＤゲート
２２に印加される。こうしてＡＮＤゲート２２およびＯ
Ｒゲート２４が付勢されて、論理ブロックＬＢ３の出力
である制御信号ｒがパ０”からパ１”に切替わる。行番
号２４に示すように、この時点で制御信号ｐ、ｑ、およ
びｒの値はそれぞれＯｌｌ、および１となる。制御信号
ｒ （” １”）はワイヤードＯＲ論理の接合部Ｌ６を
介してＲ−バスラインに印加されて、バス信号Ｒはただ
ちに”１”に切替わる。更に、制御信号ｒ（”１”）は
関連する装置に印加されて、当該装置が自身のオペレー
ション６を開始する。行番号２６に示すように、論理ブ
ロックＬＢ２のＯＲゲート１４にｏｐ３進行信号Ｑ■（
°１”）が入力されている間は、ＯＲゲート１４は付勢
されていて論理ブロックＬＢ２の出力である制御信号ｑ
を１”に維持している。
第６のオペレーションが終了すると、すなわち、行番号
２９に示すようにＯＲゲート１４に印加されているｏｐ
３進行信号Ｑ６が１”から０”に切替わると、論理ブロ
ックＬＢ２の出力である制御信号ｑが”１″から°゛０
”に切替わる。行番行３０に示すように、この時点で制
御信号ｐ、ｑ、およびｒの値は、それぞれ０．０、およ
び１となる。前述のように、全ての装置のｑ−制御ライ
ンはワイヤードＯＲ論理の接続部Ｌ２を介してＱ−パス
ラインに接続されているので、全ての装置の第６のオペ
レーションが終了した時点でバス信号Ｑが”１”から０
”に切替わる。この時点ま・でに開始信号が“１”から
パ０”に切替わっていれば、オペレーションシーケンス
はここで停止する。
２９に示すようにＯＲゲート１４に印加されているｏｐ
３進行信号Ｑ６が１”から０”に切替わると、論理ブロ
ックＬＢ２の出力である制御信号ｑが”１″から°゛０
”に切替わる。行番行３０に示すように、この時点で制
御信号ｐ、ｑ、およびｒの値は、それぞれ０．０、およ
び１となる。前述のように、全ての装置のｑ−制御ライ
ンはワイヤードＯＲ論理の接続部Ｌ２を介してＱ−パス
ラインに接続されているので、全ての装置の第６のオペ
レーションが終了した時点でバス信号Ｑが”１”から０
”に切替わる。この時点ま・でに開始信号が“１”から
パ０”に切替わっていれば、オペレーションシーケンス
はここで停止する。
オペレーションシーケンスが４つ以上のオペレーション
を有する場合にはこの時点（でおいても開始信号は１”
に維持されており従って、バス信号Ｑの切替えに応答し
て論理ブロックＬＢ７の出力である制御信号ｐが０°°
からパ１”に切替わる。
を有する場合にはこの時点（でおいても開始信号は１”
に維持されており従って、バス信号Ｑの切替えに応答し
て論理ブロックＬＢ７の出力である制御信号ｐが０°°
からパ１”に切替わる。
以上に本発明の同期機構の根幹を説明したが、ここでこ
の同期機構に関して以下にさらに２点の説明を付は加え
る。
の同期機構に関して以下にさらに２点の説明を付は加え
る。
第１点は、ＯＲゲート４．１４、および２４の入力にそ
れぞれ起こり得る乱調状態に関する説明である。例えば
ＯＲゲート２４の場合は、表１の行番号５および８の間
で乱調状態が起こり得る。
れぞれ起こり得る乱調状態に関する説明である。例えば
ＯＲゲート２４の場合は、表１の行番号５および８の間
で乱調状態が起こり得る。
正常な動作を維持するには、ＡＮＤゲート２６の出力が
パ１”から０”に切替わるよりも前にＯｐ１進行信号が
”′０”から°゛１”に切替わっていることが必要であ
る。これは他の論理ブロックＬＢ１およびＬＢ２につい
ても同様である。こうした乱調状態の整定手段は従来か
らよく知られている。
パ１”から０”に切替わるよりも前にＯｐ１進行信号が
”′０”から°゛１”に切替わっていることが必要であ
る。これは他の論理ブロックＬＢ１およびＬＢ２につい
ても同様である。こうした乱調状態の整定手段は従来か
らよく知られている。
第２点は、パスラインに起こり得る雑音である。
２つ以上の装置がパスラインに制御信号である２進値パ
１”を印加している際に、一つの装置が制御信号を′Ｏ
″に切替えると、スプリアス・パルスがパスラインに現
われ、そのため装置がパスラインの信号’ｔ ” １
”から” ｏ ”に切替わったと誤って認識する場合が
考えられる。この誤動作は以下のように積分器およびし
きい値回路を用いることによって回避できる。それぞれ
のパスラインと各論理ブロックとの間に、積分器および
しきい値回路を順に介在させる。Ｐ−パスラインに関し
て言えば、ＡＮＤゲート６、ＡＮＤゲート１２、および
インバータ２１のそれぞれとＰ−パスラインとの間に積
分器およびしきい値回路が介在することになる。Ｑ−パ
スラインに関して言えば、インバータ１、ＡＮＤゲート
１３、およびＡＮＤゲート２２のそれぞれとＱ−パスラ
インとの間に積分器およびしきい値回路が介在し、Ｒ−
パスラインに関して言えば、ＡＮＤゲート３、インバー
タ１１、およびＡＮＤゲート２６とＲ−パスラインとの
間に積分器およびしきｂ値回路が介在することになる。
１”を印加している際に、一つの装置が制御信号を′Ｏ
″に切替えると、スプリアス・パルスがパスラインに現
われ、そのため装置がパスラインの信号’ｔ ” １
”から” ｏ ”に切替わったと誤って認識する場合が
考えられる。この誤動作は以下のように積分器およびし
きい値回路を用いることによって回避できる。それぞれ
のパスラインと各論理ブロックとの間に、積分器および
しきい値回路を順に介在させる。Ｐ−パスラインに関し
て言えば、ＡＮＤゲート６、ＡＮＤゲート１２、および
インバータ２１のそれぞれとＰ−パスラインとの間に積
分器およびしきい値回路が介在することになる。Ｑ−パ
スラインに関して言えば、インバータ１、ＡＮＤゲート
１３、およびＡＮＤゲート２２のそれぞれとＱ−パスラ
インとの間に積分器およびしきい値回路が介在し、Ｒ−
パスラインに関して言えば、ＡＮＤゲート３、インバー
タ１１、およびＡＮＤゲート２６とＲ−パスラインとの
間に積分器およびしきｂ値回路が介在することになる。
以上に説明した本発明の同期機構により、共通のクロッ
ク信号を必要とせずに容易に各装置の同期を行うことが
可能となる。
ク信号を必要とせずに容易に各装置の同期を行うことが
可能となる。
第１図は本発明に従って各々の装置に備えた同期回路の
構成を表わすブロック図、第２図は各々の装置で動作す
る第１図の同期回路の各々の信号およびバス信号を表わ
す波形図である。 出願人 インターナショナル・ビジネス・マシーノズ・
コーポレーション代理人 弁理士 頓 宮 孝 − （外１名）
構成を表わすブロック図、第２図は各々の装置で動作す
る第１図の同期回路の各々の信号およびバス信号を表わ
す波形図である。 出願人 インターナショナル・ビジネス・マシーノズ・
コーポレーション代理人 弁理士 頓 宮 孝 − （外１名）
Claims (1)
- 【特許請求の範囲】 複数の装置またはサブシステムが、複数のパスラインを
有する共通のバスを介して相互接続され、一連のオペレ
ーションを前記装置が個々に実行するように構成されて
いる多重処理システムにおいて、 前記複数の装置またはサブシステムが制御ラインに接続
された同期手段を各々備え、該各々の同期手段は関連す
る前記装置またはサブシステムの選択されたオペレーシ
ョンの終了時に各々の前記制御ラインに制御信号を発生
し、全ての前記制御ラインはグループとして論理手段を
介して前記バスのうち選択されたパスラインに接続され
、前記論理手段は前記制御信号の受取りに応答し全ての
前記装置またはサブシステムの前記選択されたオペレー
ションが終了した時にのみバス信号を前記パスラインに
発生し、該バス信号は前記各々の制御ラインを介して前
記各々の同期手段に印加され、該各々の同期手段は前記
バス信号の受取りに応答して関連する前記装置で次のオ
ペレーションを開始せしめることを特徴とする多重処理
システムのための同期機構。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP83303985.2 | 1983-07-08 | ||
| EP83303985A EP0131658B1 (en) | 1983-07-08 | 1983-07-08 | A synchronisation mechanism for a multiprocessing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6019274A true JPS6019274A (ja) | 1985-01-31 |
| JPS6314387B2 JPS6314387B2 (ja) | 1988-03-30 |
Family
ID=8191211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078781A Granted JPS6019274A (ja) | 1983-07-08 | 1984-04-20 | 多重処理システムのための同期機構 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4663708A (ja) |
| EP (1) | EP0131658B1 (ja) |
| JP (1) | JPS6019274A (ja) |
| DE (1) | DE3374238D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007105257A1 (ja) * | 2006-03-01 | 2007-09-20 | Fujitsu Limited | 同期制御システム |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2610821B2 (ja) * | 1986-01-08 | 1997-05-14 | 株式会社日立製作所 | マルチプロセツサシステム |
| FR2606902B1 (fr) * | 1986-11-14 | 1989-02-03 | Labo Electronique Physique | Circuit integre et procede de traitement numerique a module autocadence |
| JPH06103494B2 (ja) * | 1986-11-18 | 1994-12-14 | 株式会社日立製作所 | ベクトル処理装置の制御方式 |
| US4833638A (en) * | 1986-12-23 | 1989-05-23 | Bell Communications Research, Inc. | Parallel processing state alignment |
| US5483659A (en) * | 1987-09-14 | 1996-01-09 | Yamamura; Kimio | Apparatus for controlling a signal processing system to operate in high and low speed modes |
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| US5159686A (en) * | 1988-02-29 | 1992-10-27 | Convex Computer Corporation | Multi-processor computer system having process-independent communication register addressing |
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