JPS6019022B2 - Bus right control method - Google Patents
Bus right control methodInfo
- Publication number
- JPS6019022B2 JPS6019022B2 JP18280280A JP18280280A JPS6019022B2 JP S6019022 B2 JPS6019022 B2 JP S6019022B2 JP 18280280 A JP18280280 A JP 18280280A JP 18280280 A JP18280280 A JP 18280280A JP S6019022 B2 JPS6019022 B2 JP S6019022B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- bus use
- processor
- use request
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
この発明は、複数のプロセッサを共通バスに並列に接続
してなる複数プロセッサシステムにおけるバス使用権の
制御方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for controlling bus usage rights in a multi-processor system in which a plurality of processors are connected in parallel to a common bus.
さて、マイクロプロセッサは、その処理速度は遅いがコ
ストは安価であるという特長があるので多数のプロセッ
サが使用される。又、個々のプロセッサは集積度の向上
により、機能アップや周辺素子の内蔵化が進んでいる。
そこで、これらのマイクロプロセッサを応用したシステ
ムにおけるバスに対して要求される機能としては、tl
l コンパクトなバス構成(安価なバス)。Microprocessors have the advantage of slow processing speed but low cost, so a large number of microprocessors are used. Furthermore, as the degree of integration of individual processors improves, their functions are increased and peripheral elements are built-in.
Therefore, the functions required for the bus in systems using these microprocessors are tl.
l Compact bus configuration (inexpensive bus).
【2)共通部のないシステム構成(ハードェラの影響が
他のプロセッサにおよばない)。{31 バス使用効率
が良い。[2] System configuration without common parts (hardware does not affect other processors). {31 Bus usage efficiency is good.
等があげられる。etc. can be mentioned.
一般に共通バスを使用する、複数のプロセッサからなる
システムにおいては、各プロセッサ間のバス使用上の競
合の問題を解決するために、何らかのバス使用権の制御
を行っている。Generally, in a system consisting of a plurality of processors that use a common bus, some kind of bus usage right is controlled in order to solve the problem of bus usage contention among the processors.
従釆、この種のバス使用権制御方式としては、各プロセ
ッサに優先順位を与え、システムクロツクに同期してそ
のバス使用要求を処理するのが一般的である。第1図〜
第4図を参照して従来一般的に行われていたバス使用権
制御方式の一例を説明する。第1図に、従来の並列式バ
ス使用制御方式の礎第4図Aは、バス空き状態における
プロセッサiよりのバス使用要求のタイミングを示すタ
イミング図であり、第4図Bは、二つのプロセッサ(i
とi)が同時にバス使用要求を発した場合のタイミング
を示すタイミング図である。第2図,第3図,第4図A
を参照して動作を説明する。Accordingly, in this type of bus right control system, it is common to give priority to each processor and process its bus usage requests in synchronization with the system clock. Figure 1~
An example of a conventional bus right control system will be described with reference to FIG. The foundation of the conventional parallel bus use control method is shown in FIG. 1. FIG. 4A is a timing diagram showing the timing of a bus use request from processor i when the bus is in an empty state, and FIG. 4B is a timing diagram showing the timing of a bus use request from processor (i
FIG. 3 is a timing diagram showing the timing when the bus usage requests and i) are issued at the same time. Figure 2, Figure 3, Figure 4A
The operation will be explained with reference to.
プロセッサiにおけるバス使用要求(REQi)により
フリツプフロツプFF,がセットされてバス使用要求信
号(BRQi)が発せられる。パスコントローラ11で
は、このときバスが空き状態(斑yオフ)にあるので、
バス使用要求(REQi)を受付けてバス使用許可信号
(PMTi)をプロセッサiに送る。プロセッサiでは
、このバス使用許可信号(PMTi)を受けると、フリ
ップフロツプFF2をセットすることによりバス使用中
信号(斑y)をオンにしてバス使用を開始する。バス使
用が終了すると、使用終了信号(ENDi)によりフリ
ツプフロツプFF2がリセツトされてバス使用中信号(
BSy)をオフにする。A flip-flop FF is set by a bus use request (REQi) in processor i, and a bus use request signal (BRQi) is issued. In the path controller 11, since the bus is in an empty state (marked y off) at this time,
It accepts a bus use request (REQi) and sends a bus use permission signal (PMTi) to processor i. When processor i receives this bus use permission signal (PMTi), it sets flip-flop FF2 to turn on the bus use signal (spot y) and starts using the bus. When the bus use is finished, flip-flop FF2 is reset by the use end signal (ENDi) and the bus use signal (ENDi) is reset.
BSy) is turned off.
二つのプロセッサ(iとj)が同時にバス使用要求を発
した場合には、第4図Bから分かるように、優先順位の
高いプロセッサiにバス使用許可成をブロック図で示す
。ここで11はパスコントローラ、1〜iは各プロセッ
サである。バス便中信号(斑y)については、各プロセ
ッサが共、の線を介してパスコントローラ11に接続さ
れ、バス使用要求信号(BRQ,〜,)と、バス使用許
可信号(RMT,〜,)については、各プロセッサは個
別の線を介してパスコントローラ11に接続される。ま
たクロック信号(CLK)は、共通の線を介して各プロ
セッサに供給されているが、これは各プロセッサからの
バス要求の同期をとるためのシステムクロック信号であ
る。第2図は、第1図におけるパスコントローラ11の
回路構成を示す回路図であり、各プロセッサから同時に
出されたバス使用要求(BRQ,〜i)を受けた場合に
は、一番優先順位の高い要求に対しバス使用許可(RM
T)を出す回路である。When two processors (i and j) issue requests to use the bus at the same time, as can be seen from FIG. 4B, the block diagram shows that processor i, which has a higher priority, is granted permission to use the bus. Here, 11 is a path controller, and 1 to i are processors. Regarding the bus in-flight signal (mark y), each processor is connected to the path controller 11 via the line, and receives a bus use request signal (BRQ, ~,) and a bus use permission signal (RMT, ~,). , each processor is connected to path controller 11 via a separate line. A clock signal (CLK) is supplied to each processor via a common line, and is a system clock signal for synchronizing bus requests from each processor. FIG. 2 is a circuit diagram showing the circuit configuration of the path controller 11 in FIG. Bus usage permission (RM
This is a circuit that outputs T).
第3図は、第1図の各プロセッサ(例えばi)における
バス使用制御回路を示す回略図であり、同図において、
REQは図示せざる中央処理装置CPUよりのバス使用
要求信号、ENDはCPUよりのバス使用終了信号、A
CKはCPUへのバス使用許可信号である。信号(PM
Ti)が与えられ、該プロセッサがバス使用要求中信号
(BPy)をオンにしてバスの使用を開始する。FIG. 3 is a schematic diagram showing a bus use control circuit in each processor (for example, i) in FIG.
REQ is a bus use request signal from the central processing unit CPU (not shown), END is a bus use end signal from the CPU, and A
CK is a bus use permission signal to the CPU. Signal (PM
Ti), the processor turns on the bus use requesting signal (BPy) and starts using the bus.
優先順位の低いプロセッサiによるバス使用は、高いプ
ロセッサiによる使用が終了するまで待たされる。かか
る従来のバス使用制御方式では、次のような問題点があ
る。‘ィ} パスコントローう、クロック等の共通部が
あるため、該共通部にハードュラが生じると、それがシ
ステムダウンに結びつき、マルチプロセッサシステムの
1つのねらいである、危険の分散という思想に合致しな
い。Use of the bus by processor i with a lower priority is delayed until use by processor i with a higher priority is completed. Such conventional bus usage control methods have the following problems. Since there are common parts such as path control and clocks, if a hardness occurs in the common part, it will lead to system failure, which is not consistent with the idea of distributing risks, which is one of the aims of multiprocessor systems. .
‘o} 共通部があると、システムを最小に構成した時
のベース部分が大き・くなる。し一 バス使用要求の優
先順位判定に1クロックサィクルが必要となり、その時
間はバス使用ができず、バスの使用効率が悪い。'o} If there is a common part, the base part will become larger when the system is configured to a minimum. However, one clock cycle is required to determine the priority of bus usage requests, and the bus cannot be used during that time, resulting in poor bus usage efficiency.
片 マイクロプロセッサのクロツク又はバスインターフ
ェ−ス回路の動作クロックをシステムクロックと同期化
させる必要があり、異なった種類のマイクロプロセッサ
によるマルチブ。(1) It is necessary to synchronize the microprocessor clock or the operating clock of the bus interface circuit with the system clock, and it is necessary to synchronize the clock of the microprocessor or the operating clock of the bus interface circuit with the system clock, and it is necessary to synchronize the clock of the microprocessor or the operating clock of the bus interface circuit.
セッサシステムの総成に不便である。この発明は、マル
チプロセッサシステムにおいて、上述の欠点を除去して
、よりコンパクトなバス構成で、共通部がなく各プ。セ
ッサが独立しており、かつバスの使用効率の良いバス使
用権制御方式を提供することを目的とするものである。
この発明の構成の要点は、マルチプロセッサシステムに
おいて、各プロセッサに固有のクロック周期をもたせ、
互いに非同期で動作する複数のプロセッサの間でバスの
使用権制御を実現した点にある。次に図を参照してこの
発明の一実施例を説明する。This is inconvenient for the overall construction of the processor system. The present invention eliminates the above-mentioned disadvantages in a multiprocessor system, and provides a more compact bus structure with no common parts for each processor. It is an object of the present invention to provide a bus usage right control system in which processors are independent and bus usage efficiency is high.
The main point of the configuration of this invention is that in a multiprocessor system, each processor has its own clock cycle,
The key point is that bus usage rights are controlled between multiple processors that operate asynchronously. Next, an embodiment of the present invention will be described with reference to the drawings.
第5図は、この発明の−実施例を示す回路図である。FIG. 5 is a circuit diagram showing an embodiment of the invention.
同図において、プロセッサ1内には、プロセッサ部P、
バス使用要求の優先順位判定回路Rのほか、フリツプフ
ロツプ30,31、アンドゲート、ィンバータ等が多数
図示の如く接続されている。優先順位判定回路Rにおい
て、設定スイッチS,〜S5は、このプロセッサ1の優
先レベルの設定を行うもので、本例では、スイッチS3
が設定されているので、第3番目の優先順位をもつ。図
示せざる他のプロセッサにおいては、他の優先しべルの
設定(例えばスイッチS,を設定して第1番目の優先順
位をもつ)がなされていることは云うまでもない。12
はデータバスである。In the figure, the processor 1 includes a processor section P,
In addition to the bus use request priority determination circuit R, a large number of flip-flops 30, 31, AND gates, inverters, etc. are connected as shown. In the priority order determination circuit R, the setting switches S and -S5 are used to set the priority level of the processor 1, and in this example, the switch S3 is used to set the priority level of the processor 1.
is set, so it has the third priority. It goes without saying that other processors (not shown) have other priority levels set (for example, switch S is set to have the first priority level). 12
is the data bus.
第6図は、第5図に示す実施例の基本動作のタイミング
を示すタイミング図である。FIG. 6 is a timing chart showing the timing of the basic operation of the embodiment shown in FIG.
第5図,第6図を参照して動作を説l明する。The operation will be explained with reference to FIGS. 5 and 6.
全てバス要求がなくアンドゲート26の出力である80
が“H”(/・ィ)の時、プロセッサ部Pからバス要求
REQがあったとするとフリツプフロップ30がセット
され、その出力3侭が“H”となる。上位レベルのバス
要求信号BRQ,,2 がないと、自分のレベルのバス
要求信号BRQを出力する。バス使用中でなければBS
y信号は,オフであるから、フリツブフロツプ31をセ
ットして、その出力31Qが“H”となる。するとバス
にBSy信号を出力し、バスを獲得する。プロセッサ部
PにはPMT信号を出しバス使用可を連絡する。プロセ
ッサ部Pは、バスの使用が終了するとバス使用要求RE
Qをオフに転じフリップフロップ30,31をオフにし
て斑y信号をオフする。第7図,第8図は異なったクロ
ツク周期をもち、互いに非同期で動作する2台のプロセ
ッサよりバス使用要求(REQ)が重なって発生した場
合の動作を示すタイミング図であり、第8図はさらにフ
リツプフロツプ30にセットされるク0ツクタィミング
まで、一致した場合の動作を示すタイミング図である。80, which is the output of AND gate 26 without any bus request.
When is "H" (/.i), if there is a bus request REQ from the processor section P, the flip-flop 30 is set and its three outputs become "H". If there is no higher level bus request signal BRQ,,2, it outputs its own level bus request signal BRQ. BS if the bus is not in use
Since the y signal is off, the flip-flop 31 is set and its output 31Q becomes "H". Then, it outputs the BSy signal to the bus and acquires the bus. A PMT signal is sent to the processor section P to notify that the bus can be used. When the processor unit P finishes using the bus, it issues a bus use request RE.
Q is turned off, flip-flops 30 and 31 are turned off, and the y signal is turned off. FIGS. 7 and 8 are timing diagrams showing the operation when bus use requests (REQ) are generated at the same time from two processors that have different clock cycles and operate asynchronously with each other. Furthermore, it is a timing diagram showing the operation when the clock timing set in the flip-flop 30 matches.
第7図において、CLK3,CLK2は・それぞれのプ
ロセッサ3および2のクロック信号で、互いに無関係に
動作している。In FIG. 7, CLK3 and CLK2 are clock signals for the respective processors 3 and 2, which operate independently of each other.
この例ではプロセッサ3よりのバス要求REQによりバ
ス要求線BRぴがセットされる。このバス要求信号BR
Iやにより他方のプロセッサ2のBG2信号はオフ三;
れ、REQ2信号はフリツプフロツプ(30一2)にセ
ットされないようにロックされる。プロセッサ3では、
自分以外のバス要求信号BRQがない事を確認(BG信
号が“日”)してフリツプフロツプ(31−3)をセッ
トしバスを占有する。プロセッサ2は、バス要求信号B
RQ3がなくなると,、BG2信号が“H’’となり、
フリップフロップ(30‐2)をセットし自分のバス要
求信号BRQ2を出力し、次のバス使用権を獲得する。
プロセッサ3のバス使用終了(欧y信号オフ)を待って
プロセッサ2はフリツプフロツプ(31−2)をセット
しBSy信号を出力し、バスの使用を開始する。第8図
は、プロセッサ2におけるフリツプフ。ツプ(30−2
)とプロセッサ3におけるフリツプフロツブ(30一3
)が同時にセットされる場合のタイミング図であり、プ
ロセッサ2におけるバス要求信号BRQ2とプロセッサ
3におけるバス要求信号BRQ3が同時に出される場合
、優先順位によりBRQ3はBRQ2によってすぐにオ
フされる。プロセッサ2がバスの使用を開始するとプロ
セッサ3は次のバス使用権を獲得する。後は第7図の場
合の動作と同様である。又、第7図.第8図の例より分
かるように、2つのバス要求が重なってある場合、バス
の使用時間のあき時間(母y信号と斑y信号の合間)△
Tは、各クロックのインターバルをT2,T3とすると
必らず0<△T<T2又は0<△T<T3となり、全プ
ロセッサが同期して動作する場合にシステムクロツクイ
ンターバルをTとすると、必らずAT=Tになると比較
すれ‘ま、△Tは小さくなるからバスの有効利用が実現
できる。In this example, the bus request line BR is set by the bus request REQ from the processor 3. This bus request signal BR
The BG2 signal of the other processor 2 is turned off due to I.
As a result, the REQ2 signal is locked from being set in the flip-flops (30-2). In processor 3,
After confirming that there is no bus request signal BRQ other than itself (the BG signal is "day"), the flip-flop (31-3) is set to occupy the bus. Processor 2 receives bus request signal B
When RQ3 disappears, the BG2 signal becomes “H”,
It sets the flip-flop (30-2) and outputs its own bus request signal BRQ2 to acquire the right to use the next bus.
After waiting for the processor 3 to finish using the bus (the y signal is turned off), the processor 2 sets the flip-flop (31-2), outputs the BSy signal, and starts using the bus. FIG. 8 shows a flip-flop in the processor 2. Tsupu (30-2
) and the flip-flop in processor 3 (30-3
) are set at the same time, and when the bus request signal BRQ2 in the processor 2 and the bus request signal BRQ3 in the processor 3 are issued at the same time, BRQ3 is immediately turned off by BRQ2 according to the priority order. When processor 2 starts using the bus, processor 3 acquires the next right to use the bus. The rest of the operation is the same as in the case of FIG. Also, Figure 7. As can be seen from the example in Figure 8, when two bus requests overlap, the idle time of bus usage (between the main y signal and the spot y signal) △
T is always 0<△T<T2 or 0<△T<T3 when the intervals of each clock are T2 and T3, and when all processors operate synchronously, the system clock interval is T. Comparatively, when AT=T, ΔT becomes smaller, so effective use of the bus can be realized.
これは多数のプロセッサによりバスを共用する場合に非
常に有効となる。以上説明したとおりであるから、この
発明によれば、{1)各プロセッサごとに固有の周期を
もつクロックを使用することができ、プロセッサ相互の
間のクロツクの同期化を図る必要がなく、簡単にバスィ
ンターフェース回路を構成できる、■ 少ないバス信号
線にてバス優先制御が可能となり、安価なマイクロプロ
セッサに見合った、コンパクトなバス構成ができる、{
3’ バス使用効率が改善されており、より多くのプロ
セッサによるマルチ化が可能となる、等の効果が期待で
きる。This is very effective when a bus is shared by many processors. As explained above, according to the present invention, {1) it is possible to use a clock with a unique period for each processor, there is no need to synchronize the clocks between the processors, and it is easy to use. bus interface circuits can be configured; ■ Bus priority control is possible with fewer bus signal lines, allowing for a compact bus configuration commensurate with inexpensive microprocessors; {
3' Bus usage efficiency is improved, and effects such as multiplication using more processors can be expected.
第1図は、従来の並列式バス使用制御方式の構成を示す
ブロック図、第2図は、第1図におけるパスコントロー
ラ11の回路構成を示す回路図、第3図は、第1図の各
プロセッサ(例えばi)におけるバス使用制御回路を示
す回路図、第4図Aは、バス空き状態におけるプロセッ
サiからのバスアクセス要求のタイミングを示すタイミ
ング図、第4図Bは、二つのプロセッサ(iとi)が同
時にバス使用要求を発した場合の動作のタィミングを示
すタイミング図、第5図は、この発明の一実施例を示す
回路図、第6図は、第5図に示す実施例の基本動作のタ
イミングを示すタイミング図、第7図および第8図は、
異なったクロック周期をもち互いに非同期で動作する2
台のプロセツサよりバス使用要求が重なって発生した場
合の動作を示すタイミング図、である。
符号説明、1〜i・・・・・・プロセッサ、11・・・
・.・パスコントローラ、12……データバス、P……
プロセッサ部、R・・・・・・優先順位判定回路。
第1図第2図
第3図
第ムA図
第ムB図
第5図
第6図
第7図
第8図FIG. 1 is a block diagram showing the configuration of a conventional parallel bus usage control system, FIG. 2 is a circuit diagram showing the circuit configuration of the path controller 11 in FIG. 1, and FIG. FIG. 4A is a circuit diagram showing a bus use control circuit in a processor (for example, i). FIG. 4A is a timing diagram showing the timing of a bus access request from processor i in a bus idle state. and i) issue a bus use request at the same time. FIG. 5 is a circuit diagram showing an embodiment of the present invention. FIG. 6 is a circuit diagram of the embodiment shown in FIG. The timing diagrams, Figures 7 and 8, showing the timing of basic operations are as follows:
2 that have different clock periods and operate asynchronously to each other
3 is a timing diagram showing the operation when bus use requests are generated from multiple processors at the same time. FIG. Code explanation, 1-i...Processor, 11...
・..・Path controller, 12...Data bus, P...
Processor section, R...Priority determination circuit. Figure 1 Figure 2 Figure 3 Figure M A Figure B Figure 5 Figure 6 Figure 7 Figure 8
Claims (1)
同期で動作する複数のプロセツサを共通バスに並列に接
続してなる複数プロセツサシステムにおいて、共通バス
に対する複数本のバス使用要求線を設け、前記各プロセ
ツサ毎に、所定のバス使用要求線を割当てる手段と、各
バス使用要求線に重みづけを与えて割当てられたバス使
用要求線に応じ優先順位を付与し、複数プロセツサより
バス使用要求が重なつて出た場合、それら複数プロセツ
サのうちで、その後最初にクロツクパルスを入力される
方のプロセツサが優先し、それが同時の場合は、前記優
先順位の高いプロセツサが優先してバス使用要求信号を
割当てられたバス使用要求線上に送出し、低いプロセツ
サからのバス使用要求信号はロツクする優先順位決定手
段と、既にいずれかのバス使用要求線にバス使用要求信
号が送出されている場合には割当てられたバス使用要求
線上へのバス使用要求信号の送出を阻止する手段と、バ
ス使用要求信号に応じてバスの使用が許可された場合に
はバス使用要求線上に送出されているバス使用要求信号
を解除する手段とを設け、バス使用中はバス使用要求線
上にバス使用要求信号を送出しているプロセツサに次の
バス使用権を与えるようにしたことを特徴とするバス使
用権制御方式。1. In a multi-processor system in which a plurality of processors, each having its own clock period and operating asynchronously with each other, are connected in parallel to a common bus, a plurality of bus request lines for the common bus are provided, and each of the processors means for allocating a predetermined bus use request line for each bus use request line, weighting each bus use request line and giving a priority according to the assigned bus use request line, and preventing overlapping bus use requests from multiple processors. If a clock pulse is inputted first among those multiple processors, priority is given to the one that receives the clock pulse first, and if they are both received at the same time, the processor with the higher priority is given priority and is assigned the bus use request signal. a priority determining means for locking bus use request signals from lower processors; Means for preventing the sending of a bus use request signal onto the bus use request line, and canceling the bus use request signal sent on the bus use request line when bus use is permitted in response to the bus use request signal. 1. A bus use right control system, characterized in that, when the bus is in use, the next bus use right is given to a processor that is sending out a bus use request signal on a bus use request line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18280280A JPS6019022B2 (en) | 1980-12-25 | 1980-12-25 | Bus right control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18280280A JPS6019022B2 (en) | 1980-12-25 | 1980-12-25 | Bus right control method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57108914A JPS57108914A (en) | 1982-07-07 |
JPS6019022B2 true JPS6019022B2 (en) | 1985-05-14 |
Family
ID=16124671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18280280A Expired JPS6019022B2 (en) | 1980-12-25 | 1980-12-25 | Bus right control method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6019022B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6180352A (en) * | 1984-09-27 | 1986-04-23 | Fujitsu Ltd | Multiprocessor control system |
JPH03113444U (en) * | 1990-03-07 | 1991-11-20 |
-
1980
- 1980-12-25 JP JP18280280A patent/JPS6019022B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS57108914A (en) | 1982-07-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4449183A (en) | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems | |
US4660169A (en) | Access control to a shared resource in an asynchronous system | |
US5274785A (en) | Round robin arbiter circuit apparatus | |
JPH0354375B2 (en) | ||
JP2004522235A (en) | Non-volatile memory device and method in multi-processor device | |
JPH04268938A (en) | Data processing apparatus and memory controller | |
JPS6019022B2 (en) | Bus right control method | |
JPS5836381B2 (en) | shared memory controller | |
JPH0215357A (en) | Data processor | |
JPS61114362A (en) | Access control system for share memory | |
JP2538874B2 (en) | Common bus arbitration method | |
JPS609305B2 (en) | Bus right control method | |
JPS6019819B2 (en) | Bus right control method | |
KR100307620B1 (en) | Bus module for using back plain bus in time division mode | |
JP2973734B2 (en) | Competition control circuit | |
JPS61248153A (en) | Memory access controlling system in multiprocessor system | |
JPH03260744A (en) | Memory access control system | |
JPS60116059A (en) | Bus controlling system | |
JPS6097462A (en) | Time-sharing common-memory type multimicroprocessor system | |
JPS61241857A (en) | Bus control circuit | |
JPS5851294B2 (en) | Multiprocessor control method | |
JPH0341854B2 (en) | ||
JPH03282959A (en) | Multiprocessor system | |
JPS5930294B2 (en) | Information transfer control device | |
JPH06250969A (en) | Bus control method in multiprocessor system |