JPS6018967A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS6018967A JPS6018967A JP58126652A JP12665283A JPS6018967A JP S6018967 A JPS6018967 A JP S6018967A JP 58126652 A JP58126652 A JP 58126652A JP 12665283 A JP12665283 A JP 12665283A JP S6018967 A JPS6018967 A JP S6018967A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- layer
- layer gate
- insulating film
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、２層ゲー）ＭＯＳ構造を有し、第１層目ゲ
ート電極に対して電子を充放電することにより・情報の
記憶、消去を行う半導体記憶装置の製造方法に関する。
ート電極に対して電子を充放電することにより・情報の
記憶、消去を行う半導体記憶装置の製造方法に関する。
本発明で対象とする半導体記憶装置は、放置状態におい
て不揮発性でありながら、電気的に情報の記憶・消去が
可能であるため、非常に広範囲な用途に用いられる。
て不揮発性でありながら、電気的に情報の記憶・消去が
可能であるため、非常に広範囲な用途に用いられる。
第１図に本発明で対象とする半導体装置の断面を示す。
ここに１は基板、２はソース拡散層、乙はドレイン拡散
層、４は第１層目ゲート絶縁膜、５は１００〜２００Ｘ
程度の薄い絶縁膜、６は第１層目ゲート電極、７は第２
層目ゲート絶縁膜、８は第２層目ゲート電極、９は層間
絶縁膜、１０は配線電極である。
層、４は第１層目ゲート絶縁膜、５は１００〜２００Ｘ
程度の薄い絶縁膜、６は第１層目ゲート電極、７は第２
層目ゲート絶縁膜、８は第２層目ゲート電極、９は層間
絶縁膜、１０は配線電極である。
このような半導体記憶装置の情報の記憶・消去動作の一
例を説明する。情報を記憶する際はドレイン拡散層３を
接地し、第２層目ゲート電極８に高電圧を印加し、第１
層目ゲート電極６とドレイン拡散層３間の薄い絶縁膜７
を流れるトンネル電流により、電子を第１層目ゲート電
極６に充電させる。消去させる場合は、第２層目ゲート
電極８を接地し、ドレイン拡散層６に高電圧を印加し、
記憶させるときの逆の過程を行なう。情報記憶の有無は
、第１層目ゲート電極６に電子が充電されたときの閾値
電圧の変化により判断する。
例を説明する。情報を記憶する際はドレイン拡散層３を
接地し、第２層目ゲート電極８に高電圧を印加し、第１
層目ゲート電極６とドレイン拡散層３間の薄い絶縁膜７
を流れるトンネル電流により、電子を第１層目ゲート電
極６に充電させる。消去させる場合は、第２層目ゲート
電極８を接地し、ドレイン拡散層６に高電圧を印加し、
記憶させるときの逆の過程を行なう。情報記憶の有無は
、第１層目ゲート電極６に電子が充電されたときの閾値
電圧の変化により判断する。
このような半導体記憶装置の従来の製造方法を第２図（
α）〜（ｄ）に示し、それに従って製造工程を下記に説
明する。尚、図中の１〜１０は第１図のそれと同様であ
る。
α）〜（ｄ）に示し、それに従って製造工程を下記に説
明する。尚、図中の１〜１０は第１図のそれと同様であ
る。
（α）ドレイン拡散層６をイオン注入により形成する０
（ｂ）第１層目ゲート絶縁膜４および１００〜２００Ａ
程度の薄い絶縁膜５を形成する。
程度の薄い絶縁膜５を形成する。
（ｃ）第１層目ゲート電極６、第２層目ゲート絶縁膜７
〜第２層目ゲート電極８を形成、パターニングの後、ソ
ース拡散層２をイオン注入による自己整合法により形成
する。
〜第２層目ゲート電極８を形成、パターニングの後、ソ
ース拡散層２をイオン注入による自己整合法により形成
する。
（ｄ）層間絶縁膜９、配線電極１０の形成およびパター
ニングを行う。
ニングを行う。
この従来の製造方法は、ドレイン拡散層３を形成し、そ
の後、そのパターンに合わせて、第１層目ゲート電極６
、第２層目ゲート電極８等をパターニングするため、フ
ォト工程における合わせズレを考慮に入れて、パターン
寸法を決定する必要があり、微細化に適さない。
の後、そのパターンに合わせて、第１層目ゲート電極６
、第２層目ゲート電極８等をパターニングするため、フ
ォト工程における合わせズレを考慮に入れて、パターン
寸法を決定する必要があり、微細化に適さない。
本発明はかかる欠点を除去したもので、ソース拡散層・
宸よびドレイン拡散層３をイオン注入による自己整合法
で形成する製造工程である。
宸よびドレイン拡散層３をイオン注入による自己整合法
で形成する製造工程である。
以下、本発明の詳細な説明する。本発明の製造工程の一
例を第３図（α）〜（ｄ）に示し、それに従って製造工
程を下記に説明する。
例を第３図（α）〜（ｄ）に示し、それに従って製造工
程を下記に説明する。
（ａ）第１層目ゲート絶縁膜４．１００〜２００χ程度
の薄い絶縁膜５を形成する。
の薄い絶縁膜５を形成する。
（ｂ）第１層目ゲート電極６を形成する。
（１）第２層目ゲート絶縁膜７、第２層目ゲート電極８
を形成、パターニングしたのち１ゲート電極が１層の部
分は透過し、２層の部分は透過しないエネルギでイオン
注入を行い、自己整合法により、ソース拡散層２、ドレ
イン拡散層３を形成する・ （ｄ）第１層目ゲート電極６、第１層目ゲート絶縁膜４
のパターニングを行い、層間絶縁膜９、配線電極１０の
形成、パターニングを行う。
を形成、パターニングしたのち１ゲート電極が１層の部
分は透過し、２層の部分は透過しないエネルギでイオン
注入を行い、自己整合法により、ソース拡散層２、ドレ
イン拡散層３を形成する・ （ｄ）第１層目ゲート電極６、第１層目ゲート絶縁膜４
のパターニングを行い、層間絶縁膜９、配線電極１０の
形成、パターニングを行う。
従来の工程と比較すると、ドレイン拡散層６とソース拡
散層２を同時に自己整合法により形成するため、フォト
工程における合わせズレを考慮に入れる必要はなく、よ
り微細化に有利となる。
散層２を同時に自己整合法により形成するため、フォト
工程における合わせズレを考慮に入れる必要はなく、よ
り微細化に有利となる。
以上の様に本発明による製造工程は、従来の製造工程の
欠点を除去している。
欠点を除去している。
第１図は本発明で対象としている半導体記憶装置の断面
図。第２図（α）〜（ｄ）は従来の製造工程図。 第３図（ａ）〜（ｄ）は本発明による製造工程図。 １・・・・・・基板 ２・・・・・・ソース拡散層５・
・・・・・ドレイン拡散層 ４・・・・・・第１層目ゲート絶縁膜 ５・・・・・・１００〜２００Ｘ程度の薄い絶縁膜６・
・・・・・第１層目ゲート電極 ７・・・・・・第２層目ゲート絶縁膜 ８・・・・・・第２層目ゲート電極 ９・・・・・・層間絶縁膜 １０・・・・・・配線電極 以 上 出願人 株式会社諏訪精工舎 ／ 第１図 ５ 第２図 第３図
図。第２図（α）〜（ｄ）は従来の製造工程図。 第３図（ａ）〜（ｄ）は本発明による製造工程図。 １・・・・・・基板 ２・・・・・・ソース拡散層５・
・・・・・ドレイン拡散層 ４・・・・・・第１層目ゲート絶縁膜 ５・・・・・・１００〜２００Ｘ程度の薄い絶縁膜６・
・・・・・第１層目ゲート電極 ７・・・・・・第２層目ゲート絶縁膜 ８・・・・・・第２層目ゲート電極 ９・・・・・・層間絶縁膜 １０・・・・・・配線電極 以 上 出願人 株式会社諏訪精工舎 ／ 第１図 ５ 第２図 第３図
Claims (1)
- ２層ゲー）ＭＯＳ構造を有し、基板中の拡散層と第１層
目ゲート電極間の薄い絶縁膜を流れるトンネル電流によ
り、電子を第１層目ゲートに蓄積または、第１層目ゲー
トから放出することにより情報の記憶、消去を行う不揮
発性記憶素子の製造工程において、第１層目ゲート電極
の形成およびバターニング、および第２層目ゲート電極
の形成後、ソース拡散層およびドレイン拡散層部におい
ては第１層目ゲート電極が第２層目ゲート電極によって
履われることのないように、第２層目ゲート電極をバタ
ーニングし、その後、第１層目ゲート電極のみが形成さ
れている部分は透過し、第１層目ゲート電極と第２層目
ゲート電極が形成されている部分は透過しないようなエ
ネルギでイオン注入を行うこと按より、自己整合法で前
記不揮発性記憶素子のリース拡散層、ドレイン拡散層を
形成し、その後第１層目ゲート電極、第１層目ゲート絶
縁膜のバターニングを行うことを特徴とする半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126652A JPS6018967A (ja) | 1983-07-12 | 1983-07-12 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126652A JPS6018967A (ja) | 1983-07-12 | 1983-07-12 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6018967A true JPS6018967A (ja) | 1985-01-31 |
Family
ID=14940509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126652A Pending JPS6018967A (ja) | 1983-07-12 | 1983-07-12 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612852A (ja) * | 1984-06-12 | 1986-01-08 | ウヴエツクス ヴインタ− オプテイク ゲゼルシヤフト ミト ベシユレンクテル ハフツング | スキ−ゴ−グル |
| JPH02102220U (ja) * | 1989-02-01 | 1990-08-14 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197345A (ja) * | 1975-01-17 | 1976-08-26 | ||
| JPS5649571A (en) * | 1979-09-28 | 1981-05-06 | Hitachi Ltd | Semiconductor memory and its manufacturing process |
-
1983
- 1983-07-12 JP JP58126652A patent/JPS6018967A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197345A (ja) * | 1975-01-17 | 1976-08-26 | ||
| JPS5649571A (en) * | 1979-09-28 | 1981-05-06 | Hitachi Ltd | Semiconductor memory and its manufacturing process |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612852A (ja) * | 1984-06-12 | 1986-01-08 | ウヴエツクス ヴインタ− オプテイク ゲゼルシヤフト ミト ベシユレンクテル ハフツング | スキ−ゴ−グル |
| JPH02102220U (ja) * | 1989-02-01 | 1990-08-14 | ||
| JPH0323227Y2 (ja) * | 1989-02-01 | 1991-05-21 |
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