JPS6018927B2 - カメラのデイジタル表示回路 - Google Patents
カメラのデイジタル表示回路Info
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- JPS6018927B2 JPS6018927B2 JP50133375A JP13337575A JPS6018927B2 JP S6018927 B2 JPS6018927 B2 JP S6018927B2 JP 50133375 A JP50133375 A JP 50133375A JP 13337575 A JP13337575 A JP 13337575A JP S6018927 B2 JPS6018927 B2 JP S6018927B2
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03B—APPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
- G03B7/00—Control of exposure by setting shutters, diaphragms or filters, separately or conjointly
- G03B7/08—Control effected solely on the basis of the response, to the intensity of the light received by the camera, of a built-in light-sensitive device
- G03B7/091—Digital circuits
- G03B7/093—Digital circuits for control of exposure time
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
- G01J1/00—Photometry, e.g. photographic exposure meter
- G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
- G01J1/4209—Photoelectric exposure meters for determining the exposure time in recording or reproducing
- G01J1/4214—Photoelectric exposure meters for determining the exposure time in recording or reproducing specially adapted for view-taking apparatus
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03B—APPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
- G03B17/00—Details of cameras or camera bodies; Accessories therefor
- G03B17/18—Signals indicating condition of a camera member or suitability of light
- G03B17/20—Signals indicating condition of a camera member or suitability of light visible in viewfinder
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Indication In Cameras, And Counting Of Exposures (AREA)
- Photometry And Measurement Of Optical Pulse Characteristics (AREA)
- Exposure Control For Cameras (AREA)
Description
【発明の詳細な説明】
本発明はカメラのディジタル表示回路に関するものであ
る。
る。
従来カメラのシャッタースピードなどの表示装置として
は電流計が多く用いられていたが、このような機器は振
動により故障等が多く信頼度が低いものであり、カメラ
のごとき携帯機器の表示装置としては多くの欠点を有す
るものであった。
は電流計が多く用いられていたが、このような機器は振
動により故障等が多く信頼度が低いものであり、カメラ
のごとき携帯機器の表示装置としては多くの欠点を有す
るものであった。
このため最近発光ダイオードやランプなどをディジタル
的に構成して、シャッタースピードなどをディジタル表
示させるような榎向が高まっている。しかしながらアナ
ログ量である被写界情報をディジタル量に変換するには
極めて複雑な回略を必要とした。したがって、本発明の
目的は、極めて簡単な回路によりアナログ量である被写
界光情報をディジタル量に変換できるようにしたディジ
タル表示回路を提供するにある。
的に構成して、シャッタースピードなどをディジタル表
示させるような榎向が高まっている。しかしながらアナ
ログ量である被写界情報をディジタル量に変換するには
極めて複雑な回略を必要とした。したがって、本発明の
目的は、極めて簡単な回路によりアナログ量である被写
界光情報をディジタル量に変換できるようにしたディジ
タル表示回路を提供するにある。
以下図面によって本発明を詳細に説明する。第１図は本
発明のディジタル表示方式の一実施例を示す系統図であ
る。
発明のディジタル表示方式の一実施例を示す系統図であ
る。
図におい１は脚光演算回路で、被写体輝度を頚。光し、
絞り値及びフィルム感度の情報と演算をなすためのもの
である。６は発振器で該発振器６のパルスを計数するカ
ウンタ５に接続され、該カゥンタ５には該カウンタ５の
値をアナログ量に変換するためのＤ／Ａ変換器３、及び
前記脚光演算回路１とＤ／Ａコンバータ３の情報を比較
する比較回路２と前記カウンタ５の出力との論理回路４
により制御されるラッチ回路７が接続され、該ラッチ回
路には表示用ＬＥＤアレー９を駆動するデコーダ回路８
が接続される。
絞り値及びフィルム感度の情報と演算をなすためのもの
である。６は発振器で該発振器６のパルスを計数するカ
ウンタ５に接続され、該カゥンタ５には該カウンタ５の
値をアナログ量に変換するためのＤ／Ａ変換器３、及び
前記脚光演算回路１とＤ／Ａコンバータ３の情報を比較
する比較回路２と前記カウンタ５の出力との論理回路４
により制御されるラッチ回路７が接続され、該ラッチ回
路には表示用ＬＥＤアレー９を駆動するデコーダ回路８
が接続される。
上記構成に於ける動作は、発振器６のパルスを計数する
カウンタ５の値はＤ／Ａ変換器３によりアナログ量に変
換され、該アナログ量は脚光演算回路１の情報と比較器
２により比較され、前記アナログ量が側光演算回路１の
値に達したとき、前記カウンタ５と比較器２の出力によ
りロジックを構成される論理回路４を介して、カウンタ
５の内容がラッチ回路７に記憶される。
カウンタ５の値はＤ／Ａ変換器３によりアナログ量に変
換され、該アナログ量は脚光演算回路１の情報と比較器
２により比較され、前記アナログ量が側光演算回路１の
値に達したとき、前記カウンタ５と比較器２の出力によ
りロジックを構成される論理回路４を介して、カウンタ
５の内容がラッチ回路７に記憶される。
核ラッチ回路７の内容をデコ−ダ回路８を介して表示用
ＬＥＤアレー９を駆動することにより、前記脚光演算回
路１のアナログ情報をディジタル表示することができる
。次にこの第１図における額９光演算回路１の具体的な
実施例を示した第２図において、１川ま対数圧縮トラン
ジスタで、該トランジスタ１０のコレクタには受光素子
１１、及び抵抗１３と共に自己バイアス回路を構成する
ＦＥＴ１２のゲートが接続され、該ＦＥＴ１ ２のソー
スには定電流源１ ６によりェミツタを定電流駆動され
るトランジスタ１４が接続され、該トランジスタ１４の
ェミッタより絞り値と、フィルム感度により設定可能な
可変抵抗１５を介して前記対数圧縮トランジスタ１０の
ベースに帰還がなされる。
ＬＥＤアレー９を駆動することにより、前記脚光演算回
路１のアナログ情報をディジタル表示することができる
。次にこの第１図における額９光演算回路１の具体的な
実施例を示した第２図において、１川ま対数圧縮トラン
ジスタで、該トランジスタ１０のコレクタには受光素子
１１、及び抵抗１３と共に自己バイアス回路を構成する
ＦＥＴ１２のゲートが接続され、該ＦＥＴ１ ２のソー
スには定電流源１ ６によりェミツタを定電流駆動され
るトランジスタ１４が接続され、該トランジスタ１４の
ェミッタより絞り値と、フィルム感度により設定可能な
可変抵抗１５を介して前記対数圧縮トランジスタ１０の
ベースに帰還がなされる。
なお１７は電源である。上記横成における動役は、コレ
クタを受光素子１１の光電流により定電流駆動されるト
ランジスタ１０のコレクタよりＦＥＴ１２、トランジス
タ１４を介して、トランジスタ１０のベースに帰還がな
されることにより対数圧縮トランジスタ１０のベース・
ェミッタ間電圧Ｖ，は被写体輝度Ｂのアベックス表示量
Ｂｖに比例した電圧となる。また可変抵抗１５をフィル
ム感度Ｓのアベックス表示量Ｓｖと、絞り値Ａのアベッ
クス表示量Ａｖとの差、すなわち（Ｓｖ−Ａｖ）に比例
せしめれば、可変抵抗１５の両端電圧Ｖ２はアベックス
表示量（Ｓｖ−Ａｖ）に比例したものとなり、ランジス
タ１４のェミッタ電位Ｖ３はアベックス表示量（Ｂｖ十
Ｓｖ−Ａｖ）、すなわち露出時間Ｔのアベツクス表示量
Ｔｖに比例した電圧となる。次に、第１図におけるＤ／
Ａ変換器３、及び比較回路２の具体的な実施例を示した
第３図において、１８は定電流源で、トランジスタ１９
のコレクタに与えられ該トランンジスタ１９のコレクタ
よりトランジスタ２１を介してベースに帰還がな，され
ている。
クタを受光素子１１の光電流により定電流駆動されるト
ランジスタ１０のコレクタよりＦＥＴ１２、トランジス
タ１４を介して、トランジスタ１０のベースに帰還がな
されることにより対数圧縮トランジスタ１０のベース・
ェミッタ間電圧Ｖ，は被写体輝度Ｂのアベックス表示量
Ｂｖに比例した電圧となる。また可変抵抗１５をフィル
ム感度Ｓのアベックス表示量Ｓｖと、絞り値Ａのアベッ
クス表示量Ａｖとの差、すなわち（Ｓｖ−Ａｖ）に比例
せしめれば、可変抵抗１５の両端電圧Ｖ２はアベックス
表示量（Ｓｖ−Ａｖ）に比例したものとなり、ランジス
タ１４のェミッタ電位Ｖ３はアベックス表示量（Ｂｖ十
Ｓｖ−Ａｖ）、すなわち露出時間Ｔのアベツクス表示量
Ｔｖに比例した電圧となる。次に、第１図におけるＤ／
Ａ変換器３、及び比較回路２の具体的な実施例を示した
第３図において、１８は定電流源で、トランジスタ１９
のコレクタに与えられ該トランンジスタ１９のコレクタ
よりトランジスタ２１を介してベースに帰還がな，され
ている。
トランジスタ２２，２４，２６，２８はェミッタ面積を
１：２：４：８の比に設定されたトランジスタで、トラ
ンジスタ２２，２４，２６．２８の各ェミツタにはそれ
ぞれ抵抗２３，２５，２７，２９が接続されている。３
２は定電流源でダイオード接続されたトランジスタ３３
に与えられ、該トランジスタ３３のコレクタにはボルテ
ージホロア−回路構成される演算増中器３１が接続され
、該演算増中器３１の出力には抵抗３０を介してコンパ
レータ３４が接続される。
１：２：４：８の比に設定されたトランジスタで、トラ
ンジスタ２２，２４，２６．２８の各ェミツタにはそれ
ぞれ抵抗２３，２５，２７，２９が接続されている。３
２は定電流源でダイオード接続されたトランジスタ３３
に与えられ、該トランジスタ３３のコレクタにはボルテ
ージホロア−回路構成される演算増中器３１が接続され
、該演算増中器３１の出力には抵抗３０を介してコンパ
レータ３４が接続される。
上記横成における動作を説明すると、定電流源１８の電
流値をｉ，とし、抵抗２０．２３，２５，２７，２９の
各抵抗値の比を４：８：４：２：１に設定すれば、トラ
ンジスタ２２，２４，２６，２８の各ルクタ電微まｉ．
・２．・４ｉ．となる。また抵抗３０の抵抗値をＲ，と
し、トランジスタ２２のコレクタ電流による抵抗３０の
蟹圧降下（蔓）ＸＲ・を、前記第２図に示した露出時間
Ｔのアベックス表示量Ｔｖに比例する電圧Ｖ３のアベツ
クス表示量Ｔｖの１ステップあたりの電圧に等しくせし
めると共に、トランジスタ３３のベースェミツタ間電圧
Ｖ４を、第２図脚光演算回路におけるトランジスター
４のヱミッタ電圧Ｖ３のＴｖ，．の値に相当せしめれば
、カウンタ５により制御されるトランジスタ２２，２４
，２６，２８の各ェミッタ端子Ａ，Ｂ，Ｃ，Ｄのレベル
と、トランジスタ２２，２４，２６，２８の共通コレク
タ端子電圧Ｖ５との関係は第１表に示すごとくなる。第
１表但し、Ｈ：約ＩＶ以上の電圧 すなわちＤ、Ｃ、８、Ａ＝ｌ１１ＩＨでは、トランジス
タ２２，２４，２６，２８の共通コレク夕端子電圧Ｖ５
はＴｖ−３に相当した電圧となり、Ｄ、Ｃ、Ｂ、Ａ＝日
、旧、日、］ではＴＶＩＯに相当した鏡圧となる。
流値をｉ，とし、抵抗２０．２３，２５，２７，２９の
各抵抗値の比を４：８：４：２：１に設定すれば、トラ
ンジスタ２２，２４，２６，２８の各ルクタ電微まｉ．
・２．・４ｉ．となる。また抵抗３０の抵抗値をＲ，と
し、トランジスタ２２のコレクタ電流による抵抗３０の
蟹圧降下（蔓）ＸＲ・を、前記第２図に示した露出時間
Ｔのアベックス表示量Ｔｖに比例する電圧Ｖ３のアベツ
クス表示量Ｔｖの１ステップあたりの電圧に等しくせし
めると共に、トランジスタ３３のベースェミツタ間電圧
Ｖ４を、第２図脚光演算回路におけるトランジスター
４のヱミッタ電圧Ｖ３のＴｖ，．の値に相当せしめれば
、カウンタ５により制御されるトランジスタ２２，２４
，２６，２８の各ェミッタ端子Ａ，Ｂ，Ｃ，Ｄのレベル
と、トランジスタ２２，２４，２６，２８の共通コレク
タ端子電圧Ｖ５との関係は第１表に示すごとくなる。第
１表但し、Ｈ：約ＩＶ以上の電圧 すなわちＤ、Ｃ、８、Ａ＝ｌ１１ＩＨでは、トランジス
タ２２，２４，２６，２８の共通コレク夕端子電圧Ｖ５
はＴｖ−３に相当した電圧となり、Ｄ、Ｃ、Ｂ、Ａ＝日
、旧、日、］ではＴＶＩＯに相当した鏡圧となる。
次に第１図における論理回路４、カウンタ５、発振器６
、ラッチ回路７、デコーダ回略８、表示用ＬＥＤアレー
９の具体的な一実施例を示した第４図において、３５は
発振器で、該発振器のパルスを計数するためのＦ、Ｆ（
フリップ・フロップ回路）３６，３７，３８，３９及び
セット端子を有するＦＦ４川こ接続される。
、ラッチ回路７、デコーダ回略８、表示用ＬＥＤアレー
９の具体的な一実施例を示した第４図において、３５は
発振器で、該発振器のパルスを計数するためのＦ、Ｆ（
フリップ・フロップ回路）３６，３７，３８，３９及び
セット端子を有するＦＦ４川こ接続される。
ＦＦ３６，３７，３８，３９の各出力には、第３図にお
けるトランジスタ２２，２４，２６，２８の各ェミッタ
を制御するＦＥＴ４１，４２，４３，４４及びＮＡＮＤ
回路４５、及び○タイプＦＦ４９，５０，５１，５２が
接続される。
けるトランジスタ２２，２４，２６，２８の各ェミッタ
を制御するＦＥＴ４１，４２，４３，４４及びＮＡＮＤ
回路４５、及び○タイプＦＦ４９，５０，５１，５２が
接続される。
４８は○タイプＦＦで、Ｄ端子には前記ＮＡＮＤ４５の
出力を入力とするＮＡＮＤ４６の出力が、ＣＰ端子には
発振器３５の出力よりＮＯＴ４７を介して、Ｒ端子には
セット端子を有するＦＦ４０の出力が各々接続され、該
ＤタイプＦＦ４８の出力Ｑは前記ＤタイプＦＦ４９，５
０，５１，５２の各ＣＰ端子に接続されている。
出力を入力とするＮＡＮＤ４６の出力が、ＣＰ端子には
発振器３５の出力よりＮＯＴ４７を介して、Ｒ端子には
セット端子を有するＦＦ４０の出力が各々接続され、該
ＤタイプＦＦ４８の出力Ｑは前記ＤタイプＦＦ４９，５
０，５１，５２の各ＣＰ端子に接続されている。
５５．５６，５７，５８はＮＯＴ回路、５９，６０，６
１，６２はＡＮＤ回路、６３，６４，６５，６６はＯＲ
回路で、該ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路によりデ
コーダ回路が構成され表示用ＬＥＤアレーＬ，，Ｌ２，
Ｌ・・・・・・Ｌ６を駆動する。
１，６２はＡＮＤ回路、６３，６４，６５，６６はＯＲ
回路で、該ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路によりデ
コーダ回路が構成され表示用ＬＥＤアレーＬ，，Ｌ２，
Ｌ・・・・・・Ｌ６を駆動する。
５４はトランスミッションゲートで前記ＦＦ３９の出力
を入力とし、出力はＯＲ回路６３，６４，６５，６６の
各入力端子に接続され、一方の制御端子にはＮＯＴ回路
５３が接続されている。
を入力とし、出力はＯＲ回路６３，６４，６５，６６の
各入力端子に接続され、一方の制御端子にはＮＯＴ回路
５３が接続されている。
上記構成における動作を説明すると、発振器３５のパル
スの立上りでトリガーされるＦＦ３６，３７，３８，３
９がパルスを計数すると共に、ＦＥＴ４１，４２，４３
，４４の出力ＡＢＣＤにより、第３図に示したＤ／Ａ変
換器が第１図に従がつてそのレベルを変化させ、前記側
光演算回路の出力Ｖ３に達したとき、コンパレータ３４
の出力端子は「１」（「１」とはロジックのスレッシュ
ホールドレベル以上のことを言う。
スの立上りでトリガーされるＦＦ３６，３７，３８，３
９がパルスを計数すると共に、ＦＥＴ４１，４２，４３
，４４の出力ＡＢＣＤにより、第３図に示したＤ／Ａ変
換器が第１図に従がつてそのレベルを変化させ、前記側
光演算回路の出力Ｖ３に達したとき、コンパレータ３４
の出力端子は「１」（「１」とはロジックのスレッシュ
ホールドレベル以上のことを言う。
）から「０」（「０」とはロジックのスレツシユホール
ドレベル以下のことを言う。）に変化する。Ｎ川ＪＤ回
路４５は、その入力が１、１、１、１以外は出力が「１
」であるので、前記コンパレータ３４の出力端子Ｅの「
１」から「０」の変化は、ＮＡＮＤ回路４６を介してＤ
タイプＦＦ４８に「０」から「１」の変化として与えら
れる。該変化はＮＯＴ回路４７の出力の立上り（すなわ
ち前記発振器３５のパルスの立下り）に同期して、Ｄタ
イプＦＦ４９，５０，５１，５２のＣＰ端子に与えられ
、ＦＦ３６，３７，３８，３９の各値が各々ＤタイプＦ
Ｆ４９，５０，５１，５２に入力される。該ＤタイプＦ
Ｆ４９，５０，５１，５２の値に応じて、デコーダ回路
ブロック８は表示用ＬＥＤアレーを駆動する。また前記
演算回路の出力Ｖ３がＴｖ，．以上の状態において、コ
ンパレータの出力は「１」のままであるが、前記ＮＡＮ
Ｄ回路４５の出力の「ＩＪから「０」の変化により、Ｆ
Ｆ３６．３７．３８，３９の各値が各々○タイプＦＦ４
９，５０，５１，５２に入力される。
ドレベル以下のことを言う。）に変化する。Ｎ川ＪＤ回
路４５は、その入力が１、１、１、１以外は出力が「１
」であるので、前記コンパレータ３４の出力端子Ｅの「
１」から「０」の変化は、ＮＡＮＤ回路４６を介してＤ
タイプＦＦ４８に「０」から「１」の変化として与えら
れる。該変化はＮＯＴ回路４７の出力の立上り（すなわ
ち前記発振器３５のパルスの立下り）に同期して、Ｄタ
イプＦＦ４９，５０，５１，５２のＣＰ端子に与えられ
、ＦＦ３６，３７，３８，３９の各値が各々ＤタイプＦ
Ｆ４９，５０，５１，５２に入力される。該ＤタイプＦ
Ｆ４９，５０，５１，５２の値に応じて、デコーダ回路
ブロック８は表示用ＬＥＤアレーを駆動する。また前記
演算回路の出力Ｖ３がＴｖ，．以上の状態において、コ
ンパレータの出力は「１」のままであるが、前記ＮＡＮ
Ｄ回路４５の出力の「ＩＪから「０」の変化により、Ｆ
Ｆ３６．３７．３８，３９の各値が各々○タイプＦＦ４
９，５０，５１，５２に入力される。
カウンタを礎成するＦＦ３６．３７，３８，３９の各値
と表示されるＬＥＤの関係を第２表に示す。第２表 第２表においるＡ′Ｂ′Ｃ′Ｄ′は第１表におけるＡＢ
ＣＤに、第２表における「０」は第１表における］に、
第２表における「１」は第１表における日にそれぞれ対
応している。
と表示されるＬＥＤの関係を第２表に示す。第２表 第２表においるＡ′Ｂ′Ｃ′Ｄ′は第１表におけるＡＢ
ＣＤに、第２表における「０」は第１表における］に、
第２表における「１」は第１表における日にそれぞれ対
応している。
ここでカウンタを礎成するＦＦ３６，３７，３８．３９
が１、１、１、１に達し、次のパルスがＦＦ３６に与え
ると、ＦＦ３６，３７，３８，３９は○、０、０、０に
変化すると共にセット端子を有するＦＦ４０の出力は「
１」となり、ＤタイプＦＦ４８のリセット端子Ｒは「１
」となるため、ＮＡＮＤ回路４６の出力によらずＤタイ
プＦＦ４８の出力は「０」となり、ＤタイプＦＦ４９，
５０，５１，５２の値は保持されている。すなわち演算
回路の出力Ｖ３がＴｖ一４以下のレベルにある状態にお
いてコンパレータ３４の出力は常に「０」であるが、Ｆ
Ｆ４０が「１」から「０」に変化し、Ｎｏｎ回磯からの
立上りパルスが与えられると、ＤタイプＦＦ４８の出力
は「０」から「１」に変化し、ＦＦ３６，３７，３８，
３９の各値がＤタイプＦＦ４９，５０，５１，５２に入
力される。次にセット端子を有するＦＦ４０のセット端
子Ｓを「１」にすると、該ＦＦ４０の出力は「１」とな
り、ＤタイプＦＦ４８の出力は「０」となるため、セッ
ト端子Ｓを「１」にする直前のＤタイプＦＦ４９，５０
，５１，５２の値が保持される。
が１、１、１、１に達し、次のパルスがＦＦ３６に与え
ると、ＦＦ３６，３７，３８，３９は○、０、０、０に
変化すると共にセット端子を有するＦＦ４０の出力は「
１」となり、ＤタイプＦＦ４８のリセット端子Ｒは「１
」となるため、ＮＡＮＤ回路４６の出力によらずＤタイ
プＦＦ４８の出力は「０」となり、ＤタイプＦＦ４９，
５０，５１，５２の値は保持されている。すなわち演算
回路の出力Ｖ３がＴｖ一４以下のレベルにある状態にお
いてコンパレータ３４の出力は常に「０」であるが、Ｆ
Ｆ４０が「１」から「０」に変化し、Ｎｏｎ回磯からの
立上りパルスが与えられると、ＤタイプＦＦ４８の出力
は「０」から「１」に変化し、ＦＦ３６，３７，３８，
３９の各値がＤタイプＦＦ４９，５０，５１，５２に入
力される。次にセット端子を有するＦＦ４０のセット端
子Ｓを「１」にすると、該ＦＦ４０の出力は「１」とな
り、ＤタイプＦＦ４８の出力は「０」となるため、セッ
ト端子Ｓを「１」にする直前のＤタイプＦＦ４９，５０
，５１，５２の値が保持される。
すなわちミラー上昇に同期してＦＦ４０のセット端子を
「１」にするならば、ミラー上昇により側光演算回路の
出力情報が変化しても、表示の変動は防止することがで
きる。次にトランスミッションゲート５４のコントロー
ルゲート端子Ｇが「０」の時には、トランスミッション
ゲート５４は非導通であるため、トランスミッションゲ
ートの出力は「０」であるが、コントロールゲ−ト様子
Ｇを「１」にするならば、トランスミッションゲート５
４は導通となり、ＦＦ３９の出力パルスが抵抗６７に与
えられるため、表示されているＬＥＤは点滅する。
「１」にするならば、ミラー上昇により側光演算回路の
出力情報が変化しても、表示の変動は防止することがで
きる。次にトランスミッションゲート５４のコントロー
ルゲート端子Ｇが「０」の時には、トランスミッション
ゲート５４は非導通であるため、トランスミッションゲ
ートの出力は「０」であるが、コントロールゲ−ト様子
Ｇを「１」にするならば、トランスミッションゲート５
４は導通となり、ＦＦ３９の出力パルスが抵抗６７に与
えられるため、表示されているＬＥＤは点滅する。
すなわちトランスミッションゲート５４のコントロール
ゲート端子に電源電圧の下降により「０」から「１」に
変化する回路を接続するならば、電源電圧の下降をＬＥ
Ｄの点滅により表示することができる。以上の構成によ
る本発明の特徴を列記すると、○’発振器からのパルス
をカゥンタ５が計数すると同時にＤ／Ａ変換器がその出
力レベルを変化させる。
ゲート端子に電源電圧の下降により「０」から「１」に
変化する回路を接続するならば、電源電圧の下降をＬＥ
Ｄの点滅により表示することができる。以上の構成によ
る本発明の特徴を列記すると、○’発振器からのパルス
をカゥンタ５が計数すると同時にＤ／Ａ変換器がその出
力レベルを変化させる。
該時点におけるＤ／Ａ変換器の出力はリンギング等が発
生し、該時点におけるＤ／Ａ変換器の出力と側光演算回
路の出力を比較した比較器の出力に基づいて表示を行な
うと表示が不安定となる。本発明によればＤ／Ａ変換器
が出力レベルを変化させた時点から半パルス遅れた時点
即ちＤ／Ａ変換器の出力が安定した時点での前記比較器
の出力を用いるため回路動作が安定である。剛 力ウン
タ５の出力にＦＦを設け、該ＦＦの出力が「０」のとき
のみカウンタ５の値をラッチ回路に記憶をすることによ
り、せり合い条件等もなくＵＮＤＥＲ（Ｔｖ−４以下）
表示を確実になすことができる。
生し、該時点におけるＤ／Ａ変換器の出力と側光演算回
路の出力を比較した比較器の出力に基づいて表示を行な
うと表示が不安定となる。本発明によればＤ／Ａ変換器
が出力レベルを変化させた時点から半パルス遅れた時点
即ちＤ／Ａ変換器の出力が安定した時点での前記比較器
の出力を用いるため回路動作が安定である。剛 力ウン
タ５の出力にＦＦを設け、該ＦＦの出力が「０」のとき
のみカウンタ５の値をラッチ回路に記憶をすることによ
り、せり合い条件等もなくＵＮＤＥＲ（Ｔｖ−４以下）
表示を確実になすことができる。
‘３｝ カウンタ５の値が１、１、１、１に達した信号
と前記コンパレータとの論理和によりＯＶＥＲ（Ｔｖ，
．２久上）表示をなすことができる。
と前記コンパレータとの論理和によりＯＶＥＲ（Ｔｖ，
．２久上）表示をなすことができる。
‘４’カウンタ５の出力に設けられたＦＦにセット端子
を設け、該セット端子を「１」にすることにより表示を
保持することができる。また核構成においてはセット端
子にチヤツター等があっても安定に動作する。■ カウ
ンタ５の出力よりトランスミッションゲートを接続し、
デコーダ回路８に入力すれば、トランスミッションゲー
トのコントロール様子入力により、ＬＥＤを点滅させる
ことができ、電池消耗警告、あるいはその他の警告をな
すことができる。
を設け、該セット端子を「１」にすることにより表示を
保持することができる。また核構成においてはセット端
子にチヤツター等があっても安定に動作する。■ カウ
ンタ５の出力よりトランスミッションゲートを接続し、
デコーダ回路８に入力すれば、トランスミッションゲー
トのコントロール様子入力により、ＬＥＤを点滅させる
ことができ、電池消耗警告、あるいはその他の警告をな
すことができる。
以上のごとく本発明によれば、総単な回路構成により安
定で、かつ高精度のディジタル表示回路をなすことがで
き、その効果は大である。
定で、かつ高精度のディジタル表示回路をなすことがで
き、その効果は大である。
第１図は本発明のディジタル表示方式の一実施例を示す
系統図である。 第２図は、第１図における脚光演算回路１の具体的な実
施例である。第３図は、第１図におけるＤ／Ａ変換器３
及び比較回路２の具体的な実施例である。第４図は、第
１図における論理回路４、カウンタ５、発振器６、ラッ
チ回路７、デコーダ回路８、表示用ＬＥＤアレー９の具
体的な実施例である。１：脚光演算回路、２：比較器、
３：Ｄ／Ａ変換器、４：論理回路、５：カゥンタ、６：
発振器、７：ラッチ回路、８：デコーダ回路、９：表示
用ＬＥＤアレー、１ ０：対数圧縮トランジスタ、１１
：受光素子、１２：ＦＥＴ、１５：絞り及びフィルム感
度に対応可能な可変抵抗、１６，１８，２３：定電流源
、１７：電源、３１：演算増中器、３４：コンパレータ
、３５：発振器、３６，３７，３８，３９：フリツプ・
フロツプ、４０：フリップ・フロップ（第２のフリップ
・フロツプ）、４１，４２，４３，４４：ＦＥＴ、４５
，４６：ＮＡＮＤ回路、４８：Ｄタイプフリップ・フロ
ツプ（第１のフリップ・フロップ）、４９，５０，５１
，５２：○タイプフリツプ・フロツプ、４７，５３，５
５，５６，５７，５ ８：ＮＯＴ回路、５９，６０，６
１，６２：ＡＮＤ回路、６３，６４，６５，６６：ＯＲ
回路、５４：トランスミッションゲート、Ｌ，，Ｌ２，
Ｌ３・・・…Ｌ，６：表示用ＬＥＤアレ−ｏ幕１図 第２回 鷲３図 第４函
系統図である。 第２図は、第１図における脚光演算回路１の具体的な実
施例である。第３図は、第１図におけるＤ／Ａ変換器３
及び比較回路２の具体的な実施例である。第４図は、第
１図における論理回路４、カウンタ５、発振器６、ラッ
チ回路７、デコーダ回路８、表示用ＬＥＤアレー９の具
体的な実施例である。１：脚光演算回路、２：比較器、
３：Ｄ／Ａ変換器、４：論理回路、５：カゥンタ、６：
発振器、７：ラッチ回路、８：デコーダ回路、９：表示
用ＬＥＤアレー、１ ０：対数圧縮トランジスタ、１１
：受光素子、１２：ＦＥＴ、１５：絞り及びフィルム感
度に対応可能な可変抵抗、１６，１８，２３：定電流源
、１７：電源、３１：演算増中器、３４：コンパレータ
、３５：発振器、３６，３７，３８，３９：フリツプ・
フロツプ、４０：フリップ・フロップ（第２のフリップ
・フロツプ）、４１，４２，４３，４４：ＦＥＴ、４５
，４６：ＮＡＮＤ回路、４８：Ｄタイプフリップ・フロ
ツプ（第１のフリップ・フロップ）、４９，５０，５１
，５２：○タイプフリツプ・フロツプ、４７，５３，５
５，５６，５７，５ ８：ＮＯＴ回路、５９，６０，６
１，６２：ＡＮＤ回路、６３，６４，６５，６６：ＯＲ
回路、５４：トランスミッションゲート、Ｌ，，Ｌ２，
Ｌ３・・・…Ｌ，６：表示用ＬＥＤアレ−ｏ幕１図 第２回 鷲３図 第４函
Claims (1)
- 【特許請求の範囲】 １ 発振器と、該発振器のパルスを計数するカウンタと
、該カウンタの値を記憶するラツチ回路と、該ラツチ回
路により表示素子を駆動するデコーダ回路と、前記カウ
ンタの値をアナログ量に変換するためのＤ／Ａ変換器と
、該Ｄ／Ａ変換器の出力と被写体輝度、絞り、フイルム
感度等の撮影情報とを比較する比較器と、該比較器の出
力を入力とし前記発振器の逆相のクロツクを与えられる
第１のフリツプ・フロツプとを備え、該第１のフリツプ
・フロツプ回路の出力により前記カウンタの値をラツチ
回路に記憶してなるカメラのデイジタル表示回路。 ２ 発振器と、該発振器のパルスを計数するカウンタと
、該カウンタの値を記憶するラツ回路と、該ラツチ回路
により表示素子を駆動するデコーダ回路と、前記カウン
タの値をアナログ量に変換するためのＤ／Ａ変換器と、
該Ｄ／Ａ変換器の出力と被写体輝度、絞り、フイルム感
度等の撮影情報とを比較する比較器と、該比較器の出力
を入力とし前記発振器の逆相のクロツクを与えられる第
１のフリツプ・フロツプとを備え、該第１のフリツプ・
フロツプ回路の出力により前記カウンタの値をラツチ回
路に記憶してなる回路において、前記カウンタの出力に
第２のフリツプ・フロツプ回路を接続し、該第２のフリ
ツプ・フロツプ回路の出力の「１」あるいは「０」の何
れか１つの状態の時のみ、前記カウンタの値をラツチ回
路に記憶してなるカメラのデイジタル表示回路。 ３ 発振器と、該発振器のパルスを計数するカウンタと
、該カウンタの値を記憶するラツチ回路と、該ラツチ回
路により表示素子を駆動するデコーダ回路と、前記カウ
ンタの値をアナログ量に変換するためのＤ／Ａ変換器と
、該Ｄ／Ａ変換器の出力と被写体輝度、絞り、フイルム
感度等の撮影情報とを比較する比較器と、該化較器の出
力を入力とし前記発振器の逆相のクロツクを与えられる
第１のフリツプ・フロツプとを備え、該第１のフリツプ
・フロツプ回路の出力により前記カウンタの値をラツチ
回路に記憶してなる回路において、前記カウンタの各ビ
ツトが「１」であることを検出する論理回路を設け、該
論理回路と前記比較器との論理和により前記カウンタの
値をラツチ回路に記憶してなるカメラのデイジタル表示
回路。 ４ 発振器と、該発振器のパルスを計数するカウンタと
、該カウンタの値を記憶するラツチ回路と、該ラツチ回
路により表示素子を駆動するデコーダ回路と、前記カウ
ンタの値をアナログ量に変換するためのＤ／Ａ変換器と
、該Ｄ／Ａ変換器の出力と被写体輝度、絞り、フイルム
感度等の撮影情報とを比較する比較器と、該比較器の出
力を入力とし前記発振器の逆相のクロツクを与えられる
第１のフリツプ・フロツプとを備え、該第１のフリツプ
・フロツプ回路の出力により前記カウンタの値をラツチ
回路に記憶してなる回路において、前記カウンタの出力
をトランスミツシヨンゲートを介してデコーダ回路に入
力すると共に、該トランスミツシヨンゲートのコントロ
ールゲートに電池消耗警告等の警告信号を与え、該警告
信号により表示を点滅してなるカメラのデイジタル表示
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50133375A JPS6018927B2 (ja) | 1975-11-06 | 1975-11-06 | カメラのデイジタル表示回路 |
| GB45463/76A GB1534326A (en) | 1975-11-06 | 1976-11-02 | Digital photographic indicating system |
| US05/738,994 US4089012A (en) | 1975-11-06 | 1976-11-04 | Digital exposure time indicating circuit for camera |
| DE2650788A DE2650788C3 (de) | 1975-11-06 | 1976-11-05 | Digitale Anzeigeschaltung für eine Kamera |
| FR7633507A FR2331047A1 (fr) | 1975-11-06 | 1976-11-05 | Circuit indicateur numerique de temps d'exposition pour un appareil de prise de vues |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50133375A JPS6018927B2 (ja) | 1975-11-06 | 1975-11-06 | カメラのデイジタル表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5256924A JPS5256924A (en) | 1977-05-10 |
| JPS6018927B2 true JPS6018927B2 (ja) | 1985-05-13 |
Family
ID=15103249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50133375A Expired JPS6018927B2 (ja) | 1975-11-06 | 1975-11-06 | カメラのデイジタル表示回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4089012A (ja) |
| JP (1) | JPS6018927B2 (ja) |
| DE (1) | DE2650788C3 (ja) |
| FR (1) | FR2331047A1 (ja) |
| GB (1) | GB1534326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148281U (ja) * | 1984-03-13 | 1985-10-02 | 凸版印刷株式会社 | 二重圧力容器 |
| JPH03187875A (ja) * | 1989-12-16 | 1991-08-15 | Toyo Seikan Kaisha Ltd | 二室型賦圧容器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5421337A (en) * | 1977-07-18 | 1979-02-17 | Hitachi Ltd | Display method for level check and its circuit |
| DE2829656A1 (de) * | 1978-07-06 | 1980-01-17 | Rollei Werke Franke Heidecke | Schaltungsanordnung zur belichtungszeitmessung und/oder belichtungszeitsteuerung fuer eine fotografische kamera |
| US4309692A (en) * | 1978-11-14 | 1982-01-05 | Beckman Instruments, Inc. | Integrating analog-to-digital converter |
| US4306785A (en) * | 1979-02-01 | 1981-12-22 | Asahi Kogaku Kogyo Kabushiki Kaisha | Camera exposure time control circuit |
| JPS55118026A (en) * | 1979-03-07 | 1980-09-10 | Asahi Optical Co Ltd | Focus instruction device of camera |
| JPS5756828A (en) * | 1980-09-22 | 1982-04-05 | Olympus Optical Co Ltd | Automatic exposure control camera |
| GB8516207D0 (en) * | 1985-06-26 | 1985-07-31 | Samuelson D W | Cinematograph camera flicker control device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3995284A (en) * | 1972-12-29 | 1976-11-30 | Minolta Camera Kabushiki Kaisha | Automatic exposure time control circuit |
| US3972626A (en) * | 1975-06-17 | 1976-08-03 | General Electric Company | Autoranging digital luxmeter |
-
1975
- 1975-11-06 JP JP50133375A patent/JPS6018927B2/ja not_active Expired
-
1976
- 1976-11-02 GB GB45463/76A patent/GB1534326A/en not_active Expired
- 1976-11-04 US US05/738,994 patent/US4089012A/en not_active Expired - Lifetime
- 1976-11-05 DE DE2650788A patent/DE2650788C3/de not_active Expired
- 1976-11-05 FR FR7633507A patent/FR2331047A1/fr active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148281U (ja) * | 1984-03-13 | 1985-10-02 | 凸版印刷株式会社 | 二重圧力容器 |
| JPH03187875A (ja) * | 1989-12-16 | 1991-08-15 | Toyo Seikan Kaisha Ltd | 二室型賦圧容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2650788C3 (de) | 1979-08-16 |
| JPS5256924A (en) | 1977-05-10 |
| DE2650788A1 (de) | 1977-05-18 |
| DE2650788B2 (de) | 1978-12-07 |
| FR2331047B1 (ja) | 1978-10-20 |
| GB1534326A (en) | 1978-11-29 |
| US4089012A (en) | 1978-05-09 |
| FR2331047A1 (fr) | 1977-06-03 |
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