JPS60187975A - 通信装置に配置の記憶装置用の記憶方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は通信装置、例えば電話交換機に配置だ記憶装置
用の記憶方法であって、前記記装置では一様な記憶容量
の多数の記憶素子（メモリ素子］しｌえば多数の記憶セ
クタからフ関連していてアドレスを用いて個別に順次制
御可能な複数記憶素子を有する所定の大きさの各メモリ
部分ヲ、選択可能な個数の記憶（メモリ）素子によって
構成し、メモリ集合体の予備部分中に設けられている複
数予備記憶素子は制御的に相関連するメモリ部分の形成
のだめの直接的アクセスがなされ得ないように構成され
ており、何らかの記憶素子の欠陥の際前記欠陥メモリ素
子に対して当該予備メモリ素子の制御アドレスを記憶す
ることにより該欠陥メモリ素子に１つの予備メモリ素子
を割当てそれにより、１つの欠陥メモリ素子を有するメ
モリ部分の各メモリ素子の個別−順次制御の際当該欠陥
メモリ素子の制（財）順番になるとその欠陥素子に割当
てられたもしくは該欠陥素子に対応所属する予備メモリ
素子が制用１サイクル中に組込まれ、その欠陥素子の代
わりに書込ないし読出ないし消去されるようにした記憶
方法に関する。

上記方法により作動する公知記憶装置では各記憶（メモ
ＩＪ　Ｉ素子が、伺らかの情報の記憶という１次的目的
に用いられるメモリ素子−主構成成分のほかに付加的に
各１つのアドレス領域を有し、このアドレス領域中にそ
の固有のアドレスが書込まれでいる。制御はそのつど設
定されるアドレスを用いてのサーチもしくは捜査過程に
より行なわれ得、その際そのアドレスは毎回１つのメモ
リ素子のアドレス領域から読出されたアドレスと比較さ
れる。その場合一致していれば各サーチないし捜査過程
ごとの制用１さるべきメモリ素子が制（財）される。制
町■だ、それぞれレリえば座標領域における行と列又は
磁気ディスク上のセクタ及び「シリンダ」を表わす制御
データを用いて所期のように行なうこともできる。この
場合それぞれのアドレス領域に記憶されたアドレスは先
に適正に行なわれた制（財）のチェックのために用いら
ねる。

メモリ集合体の各メモリ素子がそれぞれメモリ素子−主
構成成分とアドレス領域を有する記憶媒体が、どこかの
個所で欠陥があることがいつも起こる。このことは通常
はいつもたんに個別のメモリ素子に係るに過ぎない。こ
のような欠陥とは１つのメモリ素子がもはや書込とか、
読出しとか、又は消去できないことである。従って、メ
モリ集合体にて上記のメモリ部分のほかに、予備メモリ
素子の予備メモリ部分を設けることも既に行なわれてい
る。これら予備メモリ部分は他のメモリ素子のようにメ
モリ部分の形成に直ちに用いるわけにはいかない。その
ような他のメモリ素子から任意のメモリ素子数のメモリ
部分が形成され得る。所定の記憶目的のためそれぞれ１
つのメモリ部分が形成される。

例えばスイッチフレーム構成もしくは配置についてデー
タ又はプログラム又は部分プログラムを記憶するためそ
れぞれ１つのメモリ部分が用いられる。所要の記憶容量
が記憶目的ごとに異なるので、メモリ部分の形成の際メ
モリ素子の数は選択可能である。その場合メモリ（記憶
）アクセス装置はメモリ素子に対し自由なアクセスを行
ない、そのメモリ素子から、アドレス的に相関連するメ
モリ素子の数に関して任意の大きさのメモリ部分を所望
の記憶容量に応じて形成できる。但しそれらのメモリ素
子のうちには予備部分の予備メモリ素子は含まれていな
い。

つまり、予備メモリ素子に対する自由なアクセスハメモ
リアクセス装置によっては行なわれ得ない。

予備メモリ素子は寧ろメモリ素子の欠陥の際個別に当該
欠陥素子に割当てられ得る、即ち欠陥メモリ素子と共に
失なわれた記憶容量に対する補充もしくは予備として用
いられ得る。このような対応づけないし割当ての際常に
各１つの予備メモリ素子が１つの欠陥メモリ素子に個別
に対応づけないし割当てられる。このために、子のアド
レス領域にて、その表示マーＦｆ　駅憶することのみな
らず、その欠陥素子に対し１つの予備メモリ素子を割当
てるととも行なう。その割当てはその予備メモリ素子の
アドレス領域に当該欠陥素子のアドレスを書込むことに
より行なわれる。メモリ素子が書込過程、読取過程彦い
し消去過程を行なうよう制（財）される際欠陥メモリ素
子の制御順番のところに来たときそのアドレス領域が読
出されると同時に欠陥のあることを指示する表示マーキ
ングが現われ、この表示マーキングによって、その欠陥
素子の代わりにこれに所属する予備メモリ素子が制御さ
れる。このことは次のようにして行なわれる、即ち予備
メモリ部分が制御され、順次相欠いで予備メモリ素子の
アドレス領域が読出され、そのつど丁度読出されたアド
レスと当該の欠陥メモリ素子のアドレスとの一致の際上
記のサーチもしくは捜査過程が完了される、（それはそ
の欠陥素子に所属する予備メモリ素子が見出されたから
であり、つまりその捜査過程によって制御されたからで
ある）ようにするのである。

１つの欠陥メモリ素子に所属する予備メモリ素子の前述
の制（財）は時間のかかるものである。

さらに、あるメモリ素子の場合そのメモリ素子−主構成
部分のみならず、そのアドレス領域も欠陥のある可能性
がある。この場合アドレス領域は読取不能になるが又は
読出結果から欠陥性が明かとなる。その場合前述のサー
チないし捜捷たは誤って欠陥のあるかのような表示マー
キングが出るかも知れない。これらの両種の誤りにより
、既に１つの予備メモリ素子の割当てられているある１
つの欠陥素子にあらためて誤っである１つの予備メモリ
素子が割当てられたり、又は１つの欠陥素子に割当てら
れた予備メモリ素子がサーチされるがそれの前提とされ
た所属対応づけが行なわれないという事態を来たすおそ
れがある。結局はそのような誤った動作−切が検出可能
になるものの、即ちある１つの欠陥メモリ素子への予備
メモリ素子の２重の対応つけとか、そのよう々対応づけ
が行ガわれずじ捷いになるとかが起るが、但し、手直し
もしくは矯正に必要な付加的手順は相応のプログラム経
過に対して付加的コストヲ要し、就中時間がかかる、従
っである１つのメモリ部分の複数メモリ素子の制御の際
動作シーケンスの速度を緩慢にする。

従来技術の問題点 その種の欠陥の場合先ず読出しの繰返しが行なわれこれ
は公知のように著しく時間のかかるものである。その場
合そのつど同じメモリ素子があらためて制御される。そ
のような読出の繰返しはアドレス領域にて欠陥が最初に
現われた際のみならず、欠陥状態になったメモリ素子（
アドレス領域にて欠陥のある）ＶＣＣ比較的一時点でも
う既ｌＬ１つの予備メモリ素子が対応づけられている際
にも即ちその度ごとにあらためて行なわわなければなら
ない。但し、そのような読出繰返によっても一義的な有
用な読出結果が得られない場合、予備メモリ部において
、欠陥メモリ素子に既に所属対応づけられている予備メ
モリ素子へのサーチがスタートされる。そのようにサー
チがスタートされるのは生じた欠陥が既に比較的早い動
作の場合に捕捉検出され相応の対応づけ過程が行なわれ
ているかも知れないからである。その際欠陥状態になっ
たメモリ素子のアドレスにより予備メモリ素子が見付け
られない場合、そのことにより、そのような割当て過程
は未だ行なわれておらず当該の時点にて先ず行なわれな
ければならないことが明かと々る。これらの過程はすべ
て相当面倒であり時間がかかる。

さらに、周知のように散発性のエラーも生じる、即ちラ
ンダムに時折作用を及ぼしたりしなかったりするエラー
も生じる。このような欠陥は例えば移動する塵粒子によ
って惹起され得る。

ある動作の場合にそのような散発性のエラーによって、
予備メモリ素子の、欠陥になったメモリ素子への割当て
がなされて相応の情報が予備メモリ素子中に記憶された
場合、およびこの欠陥が、次の動作の際偶々再び消失し
た場合には寧ろ、予備メモリ素子においてで々く、相応
の（もとの）メモリ素子（このメモリ素子には先行する
動作の際、即ち先行する処理加工の際予備メモリ素子が
既に割当て対応づけられている）にて、当該の情報の読
取が打力われる。それにより、誤った情報が読出される
ことになりかねない。

さらに、欠陥が発生した状態では１つのメモリ素子の始
まりをマーキングするメモリ素子−開始−マークが読取
不能に々つだこともある。

こめような欠陥の場合そのようなメモリ素子−開始−マ
ークに対するサーチが続行さね、メモリ素子−開始−マ
ークと混同され易い他のマークと紛られされてそれによ
り当該のアドレス領域に関して読耶過程全体がずらされ
て行なわれ従って偶発的に誤った結果が招来されたり、
寸たけ、そのような混同され易いメモリ素子−聞合によ
り招来される事態、結果は見通しがつかず実際上殆ど割
出１不能である。

従って、冒頭１で述べた方式により動作する記憶装置に
対して、提案された技術手段によれば、付加的に設けら
れた特別メモリにて、すべての欠陥メモリ素子のアドレ
スを収集し、欠陥素子に個別に対応して、それぞれ割当
て所属の予備メモリ素子のアドレスを記憶し、さらに、
あるメモリ素子にて書込ないし読取もしくは消去過程中
、次に制（財）さるべきメモリ素子の制−アドレス（こ
の制御ａ１７ドレスはアドレス順次配列に基づき当該の
あるメモリ素子の制用ｊアドレスにより生じる）を用い
て特別メモリにおｉるサーチ過程によりそのメモリ素子
の制用１アドレスが欠陥のあるものとして記憶されてい
るか否かをチェックし、欠陥のあるものとチェック紀；
果の出たときけそれに関連して記憶された尚該予備メモ
リ素子の匍１＠アドレスを読取り、この予備メモリ素子
ケ制（財）し、書込、もしくは読取もしくは消去過程を
行なうのである。これらの前掠下で特別メモリとして、
比較的迅速なアクセスを行なう記憶装置を用いる場合、
各１つのメモリ素子の処理（読取又は書込、消去）の期
間の際毎に、アドレス順次配列に基づき、次に割出］さ
るべきメモリ素子の開戦１アドレスが導出さね得、この
制（財）アドレスを以てその特別メモリが読出され、そ
のｉｌｌ　偽１アドレスがその特別メモリに記憶されて
いるかどうかじらべられる。その特別メモリに記憶され
ている場合にはその制（財）アドレス−す々わち欠陥メ
モリ素子の制（財）アドレスと共に記憶された、当該メ
モリ素子に割当てられた予備メモリ素子の制（財）アド
レスが読取られ、丁度進行している処理の次の制叫過程
のため、その欠陥メモリ素子の制（財）アドレスの代わ
りに用いられる。但し上述のように記憶されていない場
合には（このことは特別メモリの記憶内容全体がそのつ
ど読出されている場合はいつも起る）、割出１は当該の
メモリ素子の制（財）アドレスで制（財）が行なわれる
、それというのはそのメモリ素子にはこれが丁度欠陥状
態でないため１つの予備メモリ素子が割当てられてい身
いからである。

最初に述べた記憶方法に比して、上に述べた記憶方法に
よればもう既に著しい時間の得がある。このことは読取
過程が特別メモリにてどの程度迅速に展開され得るか否
かに依存する。このことはやはり特別メモリの動作速度
に依存するのみならず、そのそれぞれのふさがりの程度
ないし、いっばいに々る度合すなわち前以て決定できな
い可変作用量にも依存する。特別メモリにおける読取過
程が、時間的に１つのメモリ素子の処理（読取、もしく
は書込、消去）の期間を越えると、時間の損失となる。

次のメモリ素子の処理の過程はそのつと適時開始さね得
々い。このことは周知のように連続的に回転する記憶媒
体を有する磁気ディスクメモリないし磁気ドラムメモリ
の場合不都合な作用を及ぼし、そのような場合にディス
クないしドラムの１全回転を待磯しなければならす、こ
のことは時間の損失を著しく増大させる。従って、本発
明の課題とするところは予備メモリ素子の、欠陥メモリ
素子への割当て、対応づけと関連して、メモリ素子及び
場合により予備メモリ素子の制（財）のための必要な過
程全体のシーケンスを、制Ｃ卸められた規模に無関係す
ることにある。

上記課題の解決のため本発明によれは、冒頭に述−ミた
形式の装置において、第１の特別メモリ中にすべての欠
陥メモリ素子の制（財）アドレスを記憶しておくと共に
、これらの制御アドレスの各々に対応して、当該の所属
のないし割当て、られだ予備メモリ素子の制（財）アド
レスを記憶しておき、さらに、メモリ部分をその開始ア
ドレス−そねの最初のメモリ素子の制（財）アドレス−
と、当該メモリ部分中に捷とめられている複数メモリ素
子の個数を表わす素子個数データとを用いて制（財）す
る際前記開始アドレスと素子個数テークとにより、特別
メモリ、−第１特別メモリーから、破割（財）メモリ部
分に属する欠陥メモリ素子の制４１アドレスを該欠陥素
子に既に所属対応づけられ、た予備メモリ素子の制（財
）アドレスと共に読出して、その欠陥メモリ素子の制（
財）アトレースの順序に従って配列して第２特別メモリ
に記憶し、さらに多数のロケー７ョンを有する第３特別
メモリには開始アドレスと、第２特別メモリに配列して
記憶された、欠陥メモリ素子の制−リアドレスとを用い
て、そのつど制御されるメモリ部分の各メモリ素子ごと
に各メモリロケーンヨンに、当該メモリ素子に欠陥があ
るかメモリ素子に適合しており且１つのメモリ部分の制
御期間中そのつと当該メモリ部分のメモリ素子に個別に
対応づけられており、且例えば１ビットメモリ口ケ−ン
ヨンとして構成されており、それぞれのメモリ部分のメ
モリ素子の順次制叫］の際、第３特別メモリから同様に
順次読出さ１シた欠陥状態／非欠陥状態情報にしたがっ
て、すなわち非欠陥状態情報の取出の際は当該メモリ素
子の制（財）アドレスをアドレス順次配列に従って読出
し、欠陥状態情報取出の際は尚該欠陥メモリ素子に対応
所属する予備メモリ素子の制（財）アドレスを読出しそ
のつと前記の一方又は他方の制（財）アドレスにより、
そのメモリ素子ないし予備メモリ素子の制（財）を行な
うようにしたのである。

実施例 １ｐｌには実質的に本発明の理解に必要な構成部分のみ
を示す、要するに、本発明の１実施列について説明する
。

毎秒当りの一定回転数で軸Ｎを中心として回転方向Ｖに
回転する磁気ディスクはセクタ各３０°のＭ１〜Ｍ１２
に分けられているとよい。

中央部分Ｎは記憶目的のために設けられているのではな
い（レコード盤上の中央部分に類似して）。書込及び読
取ヘッドには公知のように書込のため、即ちデータの記
憶のためと、そのデータの読取のため１、即ち取出のた
めに用いられる。データ取出は消去のために用いること
もできる。同様に書込に先立って消去を行なうことがで
きる。また記憶されたデータを記録しないでも消去を行
々うとともできる。データ取出しは消去なしでも行なう
ことができる。

アームＬにて回転点Ｂを中心として調整装置Ｃと棒りを
用いて旋回可能なヘッドには読取および／又は書込およ
び／又は消去過程の実行のためそのつど磁気ディスクト
ラックの１つに調整され得る。要するに１つの磁気ディ
スクトラックは回転点へに対して同心的に経過す７−１
らせん状に経過するレコード盤上の溝と異なって）。

１つの磁気ディスクトラックは１つの円環を成す。各磁
気トラックの空間的位置はその直径（内径又は外径又は
平均直径もしくは円環半径）によって定められる。その
直径に従ってヘッドは調整装置Ｃを用いて１つの所定の
磁気トラックに調整可能である。ヘッドを支持しその空
間位置を定める部分（０，Ｄ、Ｌ、Ｂ）は位置定め装置
と称される。さらに、磁気ディスクは両側がデータの記
憶に用いられ、従って２つのヘッド（両ディスク面の各
々に各１つ〕が設けられている。

図示のように、磁気ディスクは複数のセクタに分けられ
ている。本実施例では１２のセクタＭ１〜Ｍ１２が設け
られている。１つのメモリ素子、例えばＥ１／Ｂ２は夫
々のセクタ、例えばＭｌと、それぞれの「シリンダ」と
によって定められている。そのことはその直径（ないし
半径）により規定される所定の円環を意味する。

要するに、円環は゛シリンダ″と称される。なおそのつ
ど当該の′ディスク面側について説明が当嵌まる。要す
るに各直径及びセクタ毎に２つのメモリ素子があり、１
つけ１方のディスク面に５もう１つは他方のディスク面
にある。これについては以下の記載ではもはや言及しな
い、それは、そのことは本発明にとって重要でないから
である。すなわちこれからは常に１方のディスク面につ
いての過程を説明する。

１つのメモリ素子、例えばＥ１／Ｅ２は夫々１つのアド
レス領域例えばＥｌと、何らかの情報の記憶に用いられ
るメモリ素子−主構成部分、例えばＥ２とから成る。こ
の主構成部分はパアドレス領域″と異なって以稜″メモ
リ領域″と称される。要するに、１つのアドレス領域と
、１つのメモリ領域は合さって常に１つのメモリ素子を
成す。

ト化　″とも称される。磁気ディスクは複数のセクタｍ
１〜ｍ１２に分けられている。さらに、磁気ディスクは
シリンダと称される円環に分けられている。メモリ集合
体の、円環直径（もしくは円環半径）およびセクタ（並
びに一方又は他方の磁気ディスク面］によって定めらｔ
たある１つの部分とは夫々１つのメモリ素子である。

実際にはそのようなメモリ素子は″メモリセクタ″と称
される。

通信装置、例えば電話交換機に配置される記憶装置用の
ここに記載する記憶方法はメモリ集合体として磁気ディ
スクの代わりに、他の形態の記憶媒体、Ｗ’１１えは磁
気ドラムを有することができる。このような場合におい
ても複数のセクタへのドラム周囲全体の分割が行なわれ
る。このよう々場合において磁気トラックは円環でなく
、シリンダ状であり、そのような場合種々の磁気トラッ
クはすべて同じ直径を有する。磁気ドラムの技術から見
て、各磁気トラックごとに辱えられる呼称°′シリンダ
″′の意味は明らかである。この呼称は表現上磁気ディ
スクメモリ技術にひきつがれている。以下の記載は磁気
ディスクメモリの図示の実施例に戻る。

周知のように通信装置、例えば電話交換機にて実際の作
動上多数の記憶の役割ないし作業（タスク）がある。明
らかに短時間の記憶過程（例えば接続形成のだめのダイ
ヤリング情報の記憶のため）のほかに、記憶しようとす
る情報を幾らか比較的長時間固定的に保持する必要のあ
る目的の記憶の役割もしくは作業がある。殊にこのよう
な目的のため前述の実施例にて説明した記憶装置が用い
られる。

種々の記憶目的において存在する記憶の役割ないし作業
には夫々所定の記憶容量が対応し、この容量は記憶役割
、作業ごとに著しく異なる。

存在する全容量を良好に活用するため各記憶（要求）リ
クエストごとのメモリ部分が、各記憶要求（リクエスト
）ごとにそのつどの最大の所要記憶容量にしたがって形
成されるのではなく、その目的のためにこそメモリ集合
体は既述の形式で複数メモリ素子に分けられており、各
記憶リクエストごとにそのつどの所要記憶容量に相応す
る個数のメモリ素子が５１つのメモリ部分を形成するよ
うにまとめられている。この個数は選択可能であり、そ
の際当該の記憶リクエストして必要な記憶容量に従って
選択可能である。要するに、選択可能な個数のメモリ素
子によって、相関連しているメモリ素子を含む所定の大
きさのメモリ部分が形成される。そのっど１つのメモリ
部分内の複数メモリ素子の上述のような相互関連性ない
し連なり具合はその制（財）のために用いられるメモリ
素子のアドレスによって辱えられる。これらのアドレス
は夫々、位置定め装置の調整に規定的なデータから成り
、要するに、円環半径及び磁気ディスクのセクタ（並び
に夫々の磁気ディスク面）を示し得る。

１つのメモリ素子の制御アドレスのそれらのデータによ
り、そのつど所望のメモリ素子はその始端がヘッドに下
方にもって来られる。（このことは周知のようにアーム
Ｌの相応の旋回と、磁気ディスクの回転により行なわれ
る）。

既述のように、各メモリ素子は１つのアドレス領域と記
憶（メモリ）領域とから成る。記憶領域は次のような情
報の配憶に用いられる、即ちそのつど該尚する記憶（要
求フリクエストにて供給され記憶され、後の時点にて再
び読出さるべき情報の入力記憶に用いられる。これに反
して、１つのメモリ素子のアドレス領域はそのメモリ素
子の固有のアドレスの入力記憶に用いられる。このアド
レスは磁気ディスク上のメモリ素子の局部的位置を示す
物理的アドレスである。メモリ素子ごとの既述のアドレ
スと同じものであってよい。各メモリ素子のアドレス領
域に記憶されたアドレスは異なった構成にしてもよく１
例えば連続する番号から成ることができる。メモリ素子
のアドレス領域に記憶されたアドレスは１つのメモリ素
子の制（財）後そのアトレースが読出されるために用い
られ、それによりそのような制御によって所望の目的が
達せられたか否か、従ってそのつど制（財）さるべきメ
モリ素子が実際に制御されたか否かチェックできる。

実際の経験によれば記憶媒体にて欠陥が点状に現われそ
れにより、１つのメモリ素子がもはや書込および／又は
読取および／又は消去できないことが何度も起る。この
ような欠陥は１つのメモリ素子のメモリ領域および／又
はアドレス領域に起こり得る。この欠陥は散発的に起こ
シ、一般に全く不規則１ｃメモリ集合体全体にわたって
分布している。

当該制御の点で相関連していてアドレスを用いて個々に
順次制御可能なメモリ素子を含む所定の大きさのメモリ
部分が前述のように形成される場合、制（財）的に相関
連するそのような一連のメモリ素子において、それらメ
モリ素子のい。

ずれかに欠陥があることが起こる。記憶システムのその
ような障害（その制御に関し相関連しアドレスを用いて
順次制御可能なメモリ素子の所定の大きさのメモリ部分
を形成しようとするものである）による影響を除去する
ため、メモリ集合体の予備部分中に予備メモリ素子例え
ばＲ６、ＦＬ７　、Ｒ８−−−−−−−が含まれている
。このような予備部分は１つの円環の複数メモリ素子の
一部又は１つの円環のすべてのメモリ素子又は１つの円
環の複数のメモリ素子（シリンダ）を包含し得る。メモ
リ集合体の予備部分は磁気ディスクメモリの磁気ディス
ク上の、最も内側の１つ又は複数の円環、又は最も外側
の円環リングから構成され得る。本１１ＦＩＩでは図示
の磁気ディスクの最も内側の２つの円環（シリンダ）の
メモリ素子は予備メモリ素子として設けられ予備部分を
形成するようにするとよい。

メモリ集合体の予備部分に含まれている予備メモリ素子
（−−−−−ＦＬ　６　、　ＦＬ７　、　Ｒ８・−−−
−１は前述の記憶装置の詳細には示してない制量装置に
よる直接的アクセス（制御的に相関連するメモリ部分の
形成のためのアクセスノの行なわれ得々いように構成さ
れている。要するにこれらのメモリ素子は制（財）的に
相関連するメモリ部分の形成に関与しないように構成さ
れている。寧ろこれらのメモリ素子は他のメモリ素子の
うちの１つの欠陥の場合に対する代替ないし補充として
用いられる。

予備部分には属しない複数メモリ素子の１つが図示のよ
うに欠陥を有する場合が起ると、その１つの欠陥メモリ
素子に１つの予備メモリ素子が対応づけ（割当て）られ
、１つのメモリ部分の複数メｙ　リ素子の制（財）の際
、それらメモリ素子の順次行なわれる制御にて欠陥素子
の制御の順番に来ると、この欠陥素子の代わりに、これ
に割当てられた予備メモリ素子が制（財）される。

図を用いて説明した記憶装置のメモリ制（財）装置Ｈに
所属の制御メモＩ）　Ｇにて、夫々１つのメモリ部分に
まとめられたすべてのメモリ素子の制（財）アドレスが
記憶されている。要するにこれらの制（財）アドレスは
順次各１つのメモリ部分の複数メモリ素子の制（財）に
用いられる。公知装置では欠陥メモリ素子に対して、こ
れに割当てられた予備メモリ素子の制御アドレスが、欠
陥メモリ素子のアドレス領域に記憶されている。当該の
欠陥メモリ素子の制御の順番に来ると、そのアドレス領
域から、固有の（自己の）アドレスに代って、その欠陥
メモリ素子に対応づけられた予備メモリ素子のアドレス
が読取られることとなり、次いで、今やその予備メモリ
素子が制（財）されることとなる。但し、当該の欠陥が
配憶領域においてのみ表らず、（又は記憶領域にではな
く）そのアドレス領域に存在する場合には間順が起こる
。このような場合もしくは事態が起らなかった際しか、
即ち１つのメモリ素子の記憶領域に生じた欠陥が存在し
ていた際しか、公知装置においても欠陥メモリ素子を有
するメモリ部分のメモリ素子の個別順次制御１ｋｌｌの
ときその欠陥素子の制（財）の順番に来ると、これに割
当てられた予備メモリ素子が側倒１ザイクルに組込捷れ
、その欠陥素子の代わりに書込ないし読取ないし消去さ
れイ尋なかつたのである。

公知形式の記憶装置においては図示の本発明の記憶装置
におけるように、制御メモリＧを有する記憶制御装置Ｈ
が設けられている。その中には各記憶リクエストごとに
、１つのメモリ部分の第１メモリ素子を表わす制（財）
アドレス及び、当該メモリ部分に夫々属する、メモリ素
子数値が記憶されている。制御メモリＧにおいてはそれ
ぞれ１つのメモリ部分にまとめられているすべてのメモ
リ素子のすべての制（財）アドレスを記憶しておく必要
がなく各メモリ部分ごとのメモリ素子の個数テーク及び
開始アドレスを記憶しておきさえすればよい。これらの
テークを用いて、記憶側（財）装置Ｈは順次連続して１
つのメモリ部分の複数メモリ素子を制（財）することが
できる。

ところで、本発明の実施列の場合１つのメモリ素子にて
欠陥が生じると（このような欠陥発生は当該のメモリ素
子がもはや支障なく書込および／又は読出および／又は
消去可能でなくなることに現われる）（このことはその
記憶領域および／又はアドレス領域に係る）、欠陥のあ
るものと検出されたメモリ素子の制’ｔｈ１アドレスが
特別メモＩＪ　Ｔ中に記憶される。この特別メモリは２
つの列Ｔｌ　ａ　−Ｔｎａ　、　Ｔｌｂ　〜’Ｉ’ｎｌ
）にてメモリセルＴｌ　ａ　”−Ｔｎ　ｂ（これらは相
対応している八列えはメモリセルＴｌａとＴｌｂを有す
る。この特別メモリ中にはすべての欠陥メモリ素子の制
（財）アト）／スと、これらの制御アドレスの夫々に対
応してそれぞれ当該の所属の予備メモリ素子の制（財）
アドレスとが記憶される。要するに例えば５メモリ素子
Ｅ１／Ｅ２が欠陥を有することが捕捉確認されると、こ
の欠陥素子には予備メモリ素子、例えばメモリ素子ｔ７
が割当てられる。欠陥メモリ素子Ｅ１／Ｅ２の制（財）
アドレスはメモリセルＴ２ａに、またこれに割当てられ
た予備メモリ素子例えば予備メモリ素子Ｒ７の制（財）
アドレスはメモリセルＴ２ｂに記憶されるとよい。その
際メモリセルＴｌａ　、　Ｔｌｂは制（財）アドレスの
記憶のため既に別のように用いられている。

既述のように、各メモリ部分の制御のため、記１意制倒
装置Ｉ（にてそのつど第１メモリ累子の開始アドレスと
、当該のメモリ部分にそれぞれ属するメモリ素子の個数
データとが記憶される。

これにより記憶制御装置Ｈは当該メモリ部分にまとめら
れた個々のメモリ素子の制御アドレスを順次連続して形
成し、これを個別に順次そり。

らのメモリ素子各々の制御のために用いる。記憶制御装
置１４が既に欠陥のあるものと検出されたメモリ素子の
ところに達すると、そのメモリ素子の代わりに、それに
割当てられた予備メモリ素子が制御されるようにする必
要がある。この目的のため、欠陥状態になった各メモリ
素子と、これに割当てられた予備メモリ素子の側頭１ア
ドレスが、特別メモリＴの相互に対応する２つのメモリ
セル中に既述の形式で記憶されている。図示のように、
その特別メモリは３つの特別７゛モＩＪＴ、（Ｊ−、Ｖ
のうち第１のものである。

第１特別メモＩＪでは欠陥状態になったメモリ素子の制
（財）アドレスが、それぞれ、個々に対応づけられ、た
（割当てられた）予備メモリ素子の制御アドレスと共に
記憶される。このような記憶はメモリセルＴ　１　ａ　
＝　Ｔ　ｎ　ａに関してＮまたそれに相応して、メモリ
セルＴ１１）〜Ｔｎｌ〕に関して、欠陥メモリ素子の発
生ガいし検出のランダムの順序で行なわれる。要するに
第１の特別メモリボ中には欠陥状態になったメモリ素子
の制御アドレスが、秩序づけられていない順序で記憶さ
れている。

第１の特別メモＩＪ　Ｔのほかに第１特別メモＩＪと第
３特別メモＩＪ　Ｖとが設けである。第２特別メモＩＪ
　（Ｊは第１特別メモＩＪ　Ｔと類似に構成されており
、これと同様に対配置されたメモリＵｌａ　、　Ｕｌｌ
）　、さらにＵ２ａ　、　Ｕ２１〕、　−Ｕｍａ　、　
Ｕｍｂを有する。但し、第１特別メモＩＪ　（Ｊの場合
におけるメモリセルの個数は第１特別メモＩＪ　’］’
の場合におけるメモリセルの個数より小さい。

記憶側（財）装置Ｔ−１を用いて、所定のメモリ部分が
、開始アドレスと、被制御メモリ部分にまとめられてい
るメモリ素子の個数データとにより制御される場合、記
憶（メモリ）制（財）装置はそれらの制御データをメモ
リ制（財）のため使用するのみならず第１特別メモＩＪ
　Ｔに伝送もする。第１特別メモリもメモリ制御部Ｐを
用いる。このメモリ制脚部はとりわけ、欠陥状態になっ
たメエ１１素子の制御アドレスを、予備メモリ素子の、
内部的に夫々対応づけられた（割当てられた）制（財）
アドレスと共に第１特別メモリＴのメモリセル中に書込
むために用いられる（これについては既に説明しである
）。さらにメモリ制御部Ｐは記憶制御装置Ｉ４によるメ
モリ部分の最後に述べた制（財）の際でも開始アドレス
と、当該メモリ部分にてまとめられたメモリ素子の個数
についてのデータとを受信する。この開始アドレスと、
その個数データとを用いてメモリ匍１＠部Ｐは欠陥状態
になったメモリ素子の、メモリセルＴ　１　ａ　＝　Ｔ
　ＩＴ　ａに記憶された制御アドレスを次のことに就い
てチェックする。即ちそれらの欠陥状態になったメモリ
素子のうちどれが、新たに制御１されたメモリ部分に属
するかについてチェックする。要するに、記憶装置Ｐは
そのメモリ素子Ｔｌａ−Ｔｎｂから５新たに制（財）さ
れたメモリ部分に属する欠陥状態になったメモリ素子す
べての制（財）アドレスを読出す。その記憶装置は同時
に、それぞれのメモリ素子に対応づけられた予備メモリ
素子の制御アドレスを読出す。これらの制御アドレス及
び常に、欠陥状態になったメモリ素子の制御アドレス、
並びに欠陥メモリ素手に対応づけられた予備メモリ素子
の制御アドレス又はメモリ制（財）部Ｐにより第２特別
メモリＵに伝送される。それのメモリ制御部Ｏｘはその
制（財）アドレスを第２特別メモリＵのメモリセルＵｌ
ａ〜［Ｊｍ））中に書込み、その際例えばメモリセルＵ
ｌａにて欠陥状態になったメモリ素子の制（財）アドレ
スが書込捷れ、メモリセルＵ４ｂ中にはそれに対応づけ
られた予備メモリ素子の制（財）アドレスが書込まれる
。制御アドレスの、第２特別メモＩＪ　Ｕへのそのよう
な伝送及びその中への記憶の際、新たに制ｍｌさるべき
メモリ部分Ｖて属する制（財）アドレスが配列される。

これらの制（財）アドレスは当該メモリ部分の欠陥状態
になったメモリ素子の順序に従って配列される。このよ
うな配列過程はメモリ制御部Ｐ又はメモリ制御部Ｕによ
りそれ自体公知のように行なわれ得る。

要するに、１つのメモリ部分が新たに制御されると、そ
の制御の始めに直ぐ、そのメモリ部分に属する欠陥状態
になったすべてのメモリ素子の制御アドレスが、それが
制御される順序に従って配列され、第２特別メモＩＪ　
Ｕ中に転送され、ここでそのつど所属の（対応づけられ
た〕予備メモリ素子と共に記憶される。要するに第１特
別メモＩＪ　Ｔではすべての欠陥状態になったメモリ素
子の制御アドレスが記憶されているが、第２特別ンモ’
Ｊ　Ｕでは常にメモリ部分の新たな制（財）の始めでの
み、その中に含まれている欠陥状態になったメモリ素子
の制（財）アドレスが記憶される（そのつどその制御ア
ドレスと共に常に、欠陥状態になったメモリ素子に個別
に対応づけられた予備メモリ素子の制御アドレスが記憶
される）。

既述のように、さらに、第３の特別メモＩＪ　Ｖが設け
である。この特別メモリはメモリロケーションＶ１〜Ｖ
ｙを有するシフトレジスタとして構成されている。各メ
モリロケーションは１ビツト情報の入力記憶のために用
いられる。記憶制御装置Ｋによる、メモリ部分に係る制
御過程の始めに、及び、第１特別メモＩＪ　Ｔがら第２
特別メモリ［Ｊへの制御アドレスの伝送の最後に述べた
過程につづいて第２特別メモリのメモリ制御部Ｕｘは新
たに制御されるメモリ部分に属するメモリ素子のおのお
のに対して、第３特別メモリｖへ各１−ビット情報を送
出する。このメモリ制ｆｉ）（１部Ｕは記憶制（財）装
置Ｈからメモリ部分の当該の開始アドレスと、そのメモ
リ部分に属するメモリ素子の個数とを受信する。記憶（
メモリ）制御部Ｕは順次連続して、制御さるべきメモリ
部分の当該メモリ素子の制（財）アドレスを順次連続し
てチェックする。欠陥状態になったメモリ素子の、メモ
リセルＵｌａ〜Ｕｍａ中に記憶された制御アドレスを用
いて、メモリ制御部Ｏｘは当該のメモリ部分に属する複
数メモリ素子のうちどれが欠陥状態にあるか否かを検出
する。

従って、メモリ制（財）部Ｕは破割（財）メモリ部分に
属する複数メモリ素子の各々に対して欠陥の有無情報を
第３特別メモＩＪ　Ｖへ送出する。この場合これらの情
報は順次メモリロケーションＶ１〜ｖｙにて記憶される
。この過程が完了されると、メモリロケーションｖ１〜
ｖｙには被制御メモリ部分に属する各メモリ素子に対し
て各々の情報が加わっている。メモリ素子ごとのこの情
報は当該メモリ素子が欠陥状態であるか否かを表わす。

記憶制御装置［１は、当該のメモリ部分ｇに属する個々
のメモリ素子の制（財）のだめの制（財）過程を開始す
ると、第３特別メモリｖから、そのメモリ部分の個々の
メモリ素子に係る欠陥有無情報を受信する。この情報を
用いて記憶制（財）装置ｌ］はそのつど制倒さるべきメ
モリ素子が欠陥状態にあるか否かを検出する。その都度
側（財）さるべきメモリ素子が欠陥状態でない場合、当
該メモリ素子の制（財）が、既述の要領で制御アドレス
の順次配列に従って行なわれこの順次配列は各メモリ部
分ごとのメモリ素子数と開始アドレスとから定寸る。当
該のメモリ素子が欠陥状態にあることを、あるメモリ素
子に係る欠陥の有無情報が示す場合には記憶制御装置Ｈ
はアドレス順次配夕１）に従って制御順番に来る欠陥メ
モリ素子の７ドレスを第１特別メモリＵへ送出し、欠陥
素子のそのアドレスにより、第２特別メモリ［Ｊに次の
ことをなすように催促する、即ち当該の要領で当該の欠
陥メモリ素子に対応づけられた予備メモリ素子の制御ア
ドレスを記憶制御装置１−１に伝送するように催促する
。記憶制（財）装置Ｉ（は次の制（財）過程に対して、
アドレス順次配列に従って制御順番に来た欠陥メモリ素
子に相応する予備メモリ素子−制御アドレスを有し、こ
の制（財）アドレスを用いて当該の所属の（割当てられ
た）予備メモリ素子の制（財）を行なう。

要するに第１特別メモリＴ中にはすべての欠陥メモリ素
子の制御アドレスが記憶されていると共に、これらの制
御アドレスの各々に対応して、それぞれ、当該の所属の
予備メモリ素子の制御アドレスが記憶されている。ある
メモリ部分をその開始アドレスと、そのメモリ部分中に
まとめられている複数メモリ素子の個数を表わす素子数
データとを用いて制御する際、第１特別メモリからは被
制御メモリ部分に属する欠陥メモリ素子の制御アドレス
が、この欠陥素子に対応づけられた（割当てられた）予
備メモリ素子の制（財）アドレスと共に読出され、欠陥
メモリ素子の制御アドレスの順次配列に従って配列され
て第２特別メモリ中に記憶される。第３特別メモリは１
つのメモリ部分が最大限メモリ素子にて備え得るのと同
数のメモリロケーションを有する。要するに第３特別メ
モリにおけるメモリロケーションの個数はそのような最
大個数に適合されている。第３特別メモリのメモリロケ
−７ヨンはそれぞれ１つのメモリ部分の制隣期間中それ
のメモリ素子に個別に対応づけられている。第３特別メ
モリのメモリロケーションは１ビツトメモリロケーシヨ
ンとして構成さえすればよい。従ってこの特別メモリは
特別に簡単にシフトレジスタとして構成されてもよい。

第３の特別メモリにて、欠陥メモリ素子の、第２特別メ
モリ中に配列し記憶された制御アドレスと開始アドレス
とを用いて、そのつど制御されるメモリ部分のメモリ素
子ごとの複数メモリロケーションの各々にて、当該のメ
モリ素子が欠陥状態であるか否かの欠陥有無情報が記憶
される。記憶制御装置Ｈによるそれぞれのメモリ部分の
複数メモリ素子の順次制御の際同時に５第３％別メモリ
から同様に順次読出される欠陥有無情報に従って、すな
わち、非欠陥状態情報の取出の際はアドレス順次配列に
従って当該メモリ素子の制（２）アドレスが読出され、
または欠陥状態情報取出の際は当該欠陥メモリ素子に対
応づけられた予備メモリ素子の制（財）アドレスが第２
特別メモリから読出される。その場合そのメモリ素子も
しくは予備メモリ素子の制御が、それらの両割（財）ア
ドレスの一方又は他方を用いて記憶制（財）装置Ｉ（に
より行なわれる。

発明の効果 従来技術における特別メモリの読取過程における時間の
損失等の欠点をなくシ、予備メモリ素子の欠陥メモリ素
子への割当て、対応づけと開法１．イ　メモリ＊子、必
要に応じて予備メモリ素子の制（財）のだめの必要な過
程全体のシーヶ殊に欠陥状態がそのつどの、作動的に定
められた規模に無関係になるという効果が得られる。

【図面の簡単な説明】

図は本発明の実施例の概念図である。 Ａ・・回転軸、Ｂ・・・回転気、Ｋ・・・読取ヘッド、
Ｌ・・・アーム、Ｍｌ・〜Ｍ１２・・・セクタ、Ｎ・・
・中央部分

Claims (1)

【特許請求の範囲】
1. 通信装置、例えば電話交換慢に配置さねた記憶装置用の
   記憶方法であって、前記記憶装置では一様な記憶容量の
   多数の記憶素子（メモリ素子）例えば多数の記憶セクタ
   からフォーマット化により構成される少なくとも１つの
   メモリ集合体が設けられており、制御的に相関連してい
   てアドレスを用いて個別に順次制用１可能々棲数肥憶素
   子を有する所定の大きさの各メモリ部分を、選択可能々
   個数の記憶（メモリ）素子によって構成し、メモリ集合
   体の予備部分中に設けらねている複数予備記憶素子は制
   （財）的に相関連するメモリ部分の形成のだめの直接的
   アクセスがなされ得ないように構成されており、何らか
   の記憶素子の欠陥の際前記欠陥メモリ素子に対して当該
   予備メモリ素子の制御アドレスを記憶することにより該
   欠陥メモリ素子に１つの予備メモリ素子を割当てそ、ｆ
   ｆ、により、１つの欠陥メモリ素子を有するメモリ部分
   の各メモリ素子の個別−順次制御の際当該欠陥メモリ素
   子の制（財）順番になるとその欠陥素子に割当てられた
   もしくは該欠陥素子に対応所属する予備メモリ素子が制
   （財）サイクル中に組込捷れ、その欠陥素子の代わりに
   書込ないし読出ないし消去されるようにした記憶方法に
   おいて、第１の特別メモリ中にすべての欠陥メモリ素子
   の制（財）アドレスを記憶しておくと共に、これらの制
   用１アドレスの各々に対応して、当該の所属のないし割
   当てられた予備メモリ素子の制（財）アドレスを記憶し
   ておき、さらに、メモリ部分をその開始アドレス−そわ
   、の最初のメモリ素子の制用１アドレス−と、当該メモ
   リ部分中にまとめられている複数メモリ素子の個数を表
   わす素子個数データとを用いて制御する際前記開始アド
   レスと素子個数データとにより、特別メモリ、−第１特
   別メモリーから、被制御メモリ部分に属する欠陥メモリ
   素子の制（財）アドレスを該欠陥素子に既に所属対応づ
   けられた予備メモリ素子の制御アドレスと共に読出して
   、その欠陥メモリ素子の制（財）アドレスの順序に従っ
   て配列して第２特別メモリに記憶し、さらに多数のロケ
   ーションを有する第３特別メモリには開始アドレスと、
   第２特別メモリに配列して記憶された、欠陥メモリ素子
   の制用１アドレスとを用いて、そのつど匍１ａｌされる
   メモリ部分の各メモリ素子ごとに各メモリロケ−ジョン
   に、当該メモリ素子に欠陥があるか否かす素子に適合し
   ており且１つのメモリ部分の制御期間中そのつと当該メ
   モリ部分のメモリ素子に個別に対応づけられており、且
   し１１えは１ビツトメモリロケーソヨンとして構成され
   ており、それぞれのメモリ部分のメモリ素子の順次制御
   の際、第３特別メモリから同様に順次読出された欠陥状
   態／非欠陥状態情報にしたがって、すなわち非欠陥状態
   情報の取出の際は当該メモリ素子の制（財）アドレスを
   アドレス順次配列に従つて読出し、欠陥状態情報取出の
   際は当該欠陥メモリ素子に対応所属する予備メモリ素子
   の制御アドレスを読出しそのつど前記の一方又は他方の
   制（財）アドレスにより、そのメモリ素子ないし予備メ
   モリ素子の制（財）を行なうようにしたことを特徴とす
   る通信装置に配置の記憶装置用の記憶方法。