JPS60187055A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらにはバイポー
ラ型半導体集積回路装置に適用して特に有効な技術妊関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to semiconductor integrated circuit device technology, and particularly to technology that is particularly effective when applied to bipolar semiconductor integrated circuit devices.
例えば、バイポーラトランジスタが形成される半導体集
積回路装置では、そのバイポーラトランジスタのコレク
タ抵抗を下げるために、そのバイポーラトランジスタが
形成される領域に拡散層による埋込層を設げることか行
なわれていた。(特公昭40−19,859号)。For example, in a semiconductor integrated circuit device in which a bipolar transistor is formed, in order to lower the collector resistance of the bipolar transistor, a buried layer made of a diffusion layer is provided in the region where the bipolar transistor is formed. . (Special Publication No. 40-19,859).
しかしかかる技術においては、上記埋込層が拡散層によ
るものであったため、その拡散層そのものの抵抗が例え
ばバイポーラトランジスタのコレクタ抵抗を高くする、
という問題点が生ずるということが本発明者によって明
らかとされた。However, in such technology, since the buried layer is a diffusion layer, the resistance of the diffusion layer itself increases the collector resistance of a bipolar transistor, for example.
The inventor has found that this problem arises.
この発明の目的は、半導体基板に形成される能動素子の
寄生抵抗を低下させてその特性を向上させることができ
る半導体集積回路装置技術を提供するものである。An object of the present invention is to provide a semiconductor integrated circuit device technology that can reduce the parasitic resistance of active elements formed on a semiconductor substrate and improve their characteristics.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単−説明すれば、下記のとおりである。A brief summary of typical inventions disclosed in this application is as follows.
すなわち、金属シリサイド層を介して電極取出しを行な
うことにより、半導体基板に形成される能動素子の寄生
抵抗を低下させてその特性を向上させることができるよ
うにする、という目的を達成するものである。In other words, by taking out the electrode through the metal silicide layer, the purpose is to reduce the parasitic resistance of the active element formed on the semiconductor substrate and improve its characteristics. .
〔実施例1〕
以下、この発明の代表的な実施例を図面を参照しながら
説明する。[Example 1] Hereinafter, a typical example of the present invention will be described with reference to the drawings.
なお、図面において同一あるいは相当する部分は同一符
号で示す。In addition, the same or corresponding parts are indicated by the same reference numerals in the drawings.
第1図はこの発明による半導体集積回路装置の第1の実
施例を示す。FIG. 1 shows a first embodiment of a semiconductor integrated circuit device according to the present invention.
同図に示す半導体集積回路装置は、先ず、p−型シリコ
ン単結晶半休基板10Kn−型シリコンエピタキシャル
層14を形成してなる半導体基板が使用されている。エ
ピタキシャル層14と基板10との間には金属シリサイ
ド層12が形成されている。つまり、金属シリサイド層
12の上にエピタキシャル層14が成長させられている
。このエピタキシャル層14には、n+梨型コレクタ接
続拡散層16、p型ベース拡散層18、およびn++エ
ミッタ拡散層20がそれぞれ選択拡散形成されている。The semiconductor integrated circuit device shown in the figure first uses a semiconductor substrate formed by forming a p-type silicon single crystal semi-dead substrate 10K and an n-type silicon epitaxial layer 14. A metal silicide layer 12 is formed between the epitaxial layer 14 and the substrate 10. That is, the epitaxial layer 14 is grown on the metal silicide layer 12. In this epitaxial layer 14, an n+ pear-shaped collector connection diffusion layer 16, a p-type base diffusion layer 18, and an n++ emitter diffusion layer 20 are selectively diffused.
また、部分的に開孔が設けられた酸化膜22の上からア
ルミニウム電極24が形成され、これによりnpn型バ
イポーラトランジスタQ1が形成されている。Further, an aluminum electrode 24 is formed on the oxide film 22 in which holes are partially provided, thereby forming an npn type bipolar transistor Q1.
ここで、上記コレクタ接続用拡散層16は上記金属シリ
サイド層12に達して接続している。これにより、トラ
ンジスタQ1のコレクタ電極は、その金属シリサイド層
12およびコレクタ接続用拡散層16を介して取出され
ている。このとき注目すべきことは、その金属シリサイ
ド層12の抵抗が、拡散層のそれに比べると大幅に低く
、しかもこの低抵抗の金属シリサイド層12がエピタキ
シャル層】4の下側に設けられているということである
。これにより、上記バイポーラトランジスタQ1のコレ
クタに直列に寄生する抵抗は非常に低いものとなり、従
って該バイポーラトランジスタQ1の動作速度などの特
性が太幅に向上させられるようになる。Here, the collector connection diffusion layer 16 reaches and connects to the metal silicide layer 12. As a result, the collector electrode of transistor Q1 is taken out via its metal silicide layer 12 and collector connection diffusion layer 16. What should be noted at this time is that the resistance of the metal silicide layer 12 is significantly lower than that of the diffusion layer, and that this low resistance metal silicide layer 12 is provided below the epitaxial layer 4. That's true. As a result, the resistance parasitic in series with the collector of the bipolar transistor Q1 becomes extremely low, and therefore the characteristics such as the operating speed of the bipolar transistor Q1 can be greatly improved.
なお、上記金属シリサイド層12は、エピタキシャル層
14と基板10との間に全面的に形成してもよく、また
部分的に形成して例えば配線として機能させるようにし
てもよい。Note that the metal silicide layer 12 may be formed entirely between the epitaxial layer 14 and the substrate 10, or may be formed partially to function, for example, as a wiring.
〔実施例2〕
第2図はこの発明による半導体集積回路装置の第2の実
施例を示す。[Embodiment 2] FIG. 2 shows a second embodiment of the semiconductor integrated circuit device according to the present invention.
同図に示す半導体集積回路装置では、ロー型シリコンエ
ピタキシャル層14に例えば異方性エツチングによる溝
部30および凹部32が形成されている。溝部32の底
部には、p+型仕分離層26拡散形成され、これにより
電気的に独立した素子形成領域al、a2・・・が隔成
されている。各素子形成領域al、a2におけるエピタ
キシャル層14の下側にはそれぞれ金属シリサイド層1
2が島状に形成されている。さらに、領域a1には、p
型ベース拡散層20.n++エミッタ拡散層18a、お
よびアルミニウム電極24により、npn型バイポーラ
トランジスタQ1が形成されている。また、領域a2に
は、p型コレクタ拡散層19a、p型エミッタ拡散層1
9b、およθアルミニウム電極24により、pnp型ラ
テうルトランジスタQ2が形成されている。なお、Cは
コレクタ、Bはベース、Eはエミッタをそれぞれ示す。In the semiconductor integrated circuit device shown in the figure, a groove 30 and a recess 32 are formed in the row silicon epitaxial layer 14 by, for example, anisotropic etching. A p+ type separation layer 26 is diffused and formed at the bottom of the groove 32, thereby separating electrically independent element forming regions al, a2, . . . . A metal silicide layer 1 is provided below the epitaxial layer 14 in each element forming region al, a2.
2 is formed into an island shape. Furthermore, in area a1, p
Mold base diffusion layer 20. The n++ emitter diffusion layer 18a and the aluminum electrode 24 form an npn bipolar transistor Q1. Further, in the region a2, a p-type collector diffusion layer 19a, a p-type emitter diffusion layer 1
9b and the θ aluminum electrode 24 form a pnp type laterally transistor Q2. Note that C represents a collector, B represents a base, and E represents an emitter.
ここで、上記金属シリサイド層12は、各素子形成領域
a1.a2においてそれぞれエピタキシャル層14と基
板10との間に位置することにより、各領域al、a2
における抵抗を低減させる埋込層として機能する。さら
に、領域a1においては、金属シリサイド層12の一部
が上記凹部32に位置し、当該部分にてアルミニウム電
極24と直接接続することにより、非常に低いコレクタ
抵抗が実現されるようKなっている。上記凹部32は上
記溝部30の一部を拡張することにより形成される。こ
の溝部30は、分離層26の横方向への広がりを少なく
することにより、各素子形成領域al、a2・・・間の
間隔を縮め、これにより集積密度を高めることを可能に
するものである。Here, the metal silicide layer 12 is formed in each element formation region a1. By being located between the epitaxial layer 14 and the substrate 10 at each region a2, each region al, a2
It functions as a buried layer that reduces the resistance of the substrate. Further, in region a1, a part of the metal silicide layer 12 is located in the recess 32, and is directly connected to the aluminum electrode 24 at this part, so that a very low collector resistance is achieved. . The recess 32 is formed by expanding a part of the groove 30. The groove portion 30 reduces the width of the separation layer 26 in the lateral direction, thereby reducing the distance between the element formation regions al, a2, etc., thereby making it possible to increase the integration density. .
〔実施例3〕
第3図はこの発明による半導体集積回路装置の第3の実
施例を示す。[Embodiment 3] FIG. 3 shows a third embodiment of the semiconductor integrated circuit device according to the present invention.
同図に示す半導体集積回路装置では、バイポーラトラン
ジスタQ1が形成される部分の基板10にエツチングに
よる凹部34が予め形成されている。これにより、当該
部分におけるエピタキシャル層14の厚みを選択的に大
きくして、例えば高耐圧のバイポーラトランジスタQ1
を形成することができるようKなっている。この場合に
おいても、エピタキシャル層14と基板10との間に設
ゆられた金属シリサイド層12を介してコレクタ電極の
取出しを行なうことにより、十分に低いコレクタ抵抗が
得られるようになっている。さらに、その電極取出しを
エピタキシャル層14の薄いところすなわち凹部34の
縁部にて行なうことにより、さらに低いコレクタ抵抗が
得られるようになっている。この実施例は、例えばアナ
ログ回路とデジタル回路とが混在して形成される半導体
集積回路装置に特に適している。In the semiconductor integrated circuit device shown in the figure, a recess 34 is previously formed by etching on the substrate 10 in a portion where a bipolar transistor Q1 is to be formed. As a result, the thickness of the epitaxial layer 14 in the relevant portion is selectively increased, and, for example, a high voltage bipolar transistor Q1 is formed.
K so that it can be formed. Even in this case, a sufficiently low collector resistance can be obtained by taking out the collector electrode through the metal silicide layer 12 provided between the epitaxial layer 14 and the substrate 10. Further, by taking out the electrode at a thin part of the epitaxial layer 14, that is, at the edge of the recess 34, an even lower collector resistance can be obtained. This embodiment is particularly suitable for a semiconductor integrated circuit device formed with a mixture of analog circuits and digital circuits, for example.
〔実施例4〕
第4図はこの発明による半導体集積回路装置の第4の実
施例を示す。[Embodiment 4] FIG. 4 shows a fourth embodiment of a semiconductor integrated circuit device according to the present invention.
同図に示す実施例は、半導体基板上に形成されたエピタ
キシャル層に能動素子が形成される半導体集積回路装置
であって、上記半導体基板と上記エピタキシャル層との
間に金属シリサイド層が介在するととも忙、この金属シ
リサイド層の下側の半導体基板側に能動素子が形成され
二さらにこの基板側の能動素子が上記金属シリサイド層
を介して上記エピタキシャル層側の能動素子に接続され
るようになっていることを特徴とする。The embodiment shown in the figure is a semiconductor integrated circuit device in which active elements are formed in an epitaxial layer formed on a semiconductor substrate, and a metal silicide layer is interposed between the semiconductor substrate and the epitaxial layer. Active elements are formed on the semiconductor substrate side below this metal silicide layer, and furthermore, the active elements on this substrate side are connected to the active elements on the epitaxial layer side via the metal silicide layer. It is characterized by the presence of
さらに具体的に説明すると、この実施例による半導体集
積回路装置は、第4図(atに示すように、いわゆる3
次元構造を有するものであって、p−型シリコン単結晶
半導体基板1o上に第1のn−型シリコンエピタキシャ
ル層14Aが形成され、さらにその上に第2のn−型シ
リコンエピタキシャル層14Bが形成されている。そし
て、各エピタキシャル層14A、14Bにそれぞれ能動
素子としてのバイポーラトランジスタQl、Q3.Q4
が形成されている。To explain more specifically, the semiconductor integrated circuit device according to this embodiment is as shown in FIG.
A first n-type silicon epitaxial layer 14A is formed on a p-type silicon single crystal semiconductor substrate 1o, and a second n-type silicon epitaxial layer 14B is further formed thereon. has been done. Bipolar transistors Ql, Q3 . Q4
is formed.
第1のエピタキシャル層14Aと基板1oとの間にはn
+型型数散層よる埋込層11が島状に設けられ、・各i
込層11の上にそれぞれバイポーラトランジスタQl、
Q3が形成されている。188゜18b&ip型ヘ一ス
拡散層を、20 a、20 bはn 型エミッタ拡散層
を、また16a、16bはn+梨型コレクタ接続拡散層
をそれぞれ示す。各素子形成領域の間は、ロコスによる
部分酸化膜23とp 型分離層26とによって電気的に
分離されている。そして、部分的に開孔された酸化膜2
2の上から形成された金属シリサイド層12によって、
電極の取出しおよび電極間の配線が行なわれている。There is n between the first epitaxial layer 14A and the substrate 1o.
A buried layer 11 made of a + type scattering layer is provided in an island shape, and each i
bipolar transistors Ql,
Q3 is formed. 188° 18b & ip type hess diffusion layer, 20a and 20b are n type emitter diffusion layers, and 16a and 16b are n+ pear type collector connection diffusion layers. Each element forming region is electrically isolated by a partial oxide film 23 formed by LOCOS and a p-type isolation layer 26. Then, the partially opened oxide film 2
By the metal silicide layer 12 formed from above 2,
The electrodes are being taken out and the wiring between the electrodes is being carried out.
第2のエピタキシャル層14Bは、バイポーラトランジ
スタQl、Q3が形成された第1のエピタキシャル層1
4Aの上に形成されたもので、ここにもバイポーラトラ
ンジスタQ4が形成されている。18cはp型ベース拡
散層を、20cはn++エミッタ拡散層を、また16c
はn+梨型コレクタ接続拡散層をそれぞれ示す。また、
部分酸化膜23とp++分離層26とによる分離領域が
形成されている。そして、部分的に開孔された酸化膜2
2の上からアルミニウム電極24による電極の取出しが
行なわれている。この場合、第2のエピタキシャル層1
4Bは、上記金属シリサイド層12の上の部分だけが単
結晶1化され、他の部分は多結晶状態となっている。ト
ランジスタQ4はその単結晶部分を選んで形成される。The second epitaxial layer 14B is the first epitaxial layer 1 in which bipolar transistors Ql and Q3 are formed.
4A, and a bipolar transistor Q4 is also formed here. 18c is the p-type base diffusion layer, 20c is the n++ emitter diffusion layer, and 16c is the
indicate n+ pear-shaped collector connection diffusion layers, respectively. Also,
An isolation region is formed by the partial oxide film 23 and the p++ isolation layer 26. Then, the partially opened oxide film 2
An aluminum electrode 24 is taken out from above 2. In this case, the second epitaxial layer 1
4B, only the portion above the metal silicide layer 12 is made into a single crystal 1, and the other portion is in a polycrystalline state. Transistor Q4 is formed by selecting the single crystal portion.
従って、上記金属シリサイド層12は該トランジスタQ
4が形成される領域に対応する部分にも形成されている
。Therefore, the metal silicide layer 12 is
It is also formed in a portion corresponding to the region where 4 is formed.
この実施例においても、第2のエピタキシャル層14B
IC形成されたトランジスタQ4は、該トランジスタQ
4の領域に形成された金属シリサイド層12によって、
そのコレクタ抵抗が低減させられるよう罠なっている。Also in this embodiment, the second epitaxial layer 14B
The IC-formed transistor Q4 is
Due to the metal silicide layer 12 formed in the region 4,
The trap is such that its collector resistance is reduced.
さらに、その金属シリサイド層12は、第1のエビタキ
シャ#/114Aに形成されたトランジスタQ1.Q3
の電極取出しおよび電極間配線としても機能するととも
に、第1のエピタキシャル層14Aに形成されたトラン
ジスタQ1.Q3と第2のエピタキシャル層14Bに形
成されたトランジスタQ4とを相互に結線する配線とし
ても機能する。従って、各トランジスタQ1.Q3.Q
4は、例えば第4図(blK示すように、互いに結線す
ることができる。Furthermore, the metal silicide layer 12 is applied to the transistor Q1. Q3
The transistors Q1. It also functions as a wiring that interconnects Q3 and the transistor Q4 formed in the second epitaxial layer 14B. Therefore, each transistor Q1. Q3. Q
4 can be connected to each other, for example, as shown in FIG.
〔実施例5〕
次に、第5図から第8図までは、第1図に示した半導体
集積回路装置を製造する方法の実施例をその工程順に示
したものである。以下、各図ごとに説明する。[Embodiment 5] Next, FIGS. 5 to 8 show an example of a method for manufacturing the semiconductor integrated circuit device shown in FIG. 1 in the order of steps. Each figure will be explained below.
第5図は第1図に示した半導体装置を形成するために金
属シリサイド層12が形成されたp−型シリコン単結晶
半導体基板10を示す。金属シリサイド層12は、先ず
、基板100表面にアルミニウムや白金などの金属をス
パッタリングなどにより全面付着させた後、バターニン
グエッチを行なう。次に、バターニングされた金属と基
板10とを反応させて金属シリサイド層12を形成する
。FIG. 5 shows a p-type silicon single crystal semiconductor substrate 10 on which a metal silicide layer 12 is formed to form the semiconductor device shown in FIG. To form the metal silicide layer 12, first, a metal such as aluminum or platinum is deposited on the entire surface of the substrate 100 by sputtering or the like, and then buttering etching is performed. Next, the patterned metal and the substrate 10 are reacted to form a metal silicide layer 12.
この後、未反応の金属は除去する。After this, unreacted metal is removed.
第6図は第5図の基板lOにエピタキシャル層14を形
成した状態を示す。このとき、金属シリサイド層12の
上には単結晶状態のシリコンを気相成長させることがで
きる。FIG. 6 shows a state in which an epitaxial layer 14 is formed on the substrate IO of FIG. At this time, silicon in a single crystal state can be grown in a vapor phase on the metal silicide layer 12.
第7図は上記エピタキシャル層14に素子領域を形成し
た状態を示す。すなわち、金属シリサイド層12が形成
された部分のエピタキシャル層14に、n+梨型コレク
タ接続拡散層16.p型ベース拡散層18.およびn+
型エミッタ拡散層20を順次形成する。22は表面酸化
膜である。FIG. 7 shows a state in which an element region is formed in the epitaxial layer 14. That is, an n+ pear-shaped collector connection diffusion layer 16. P-type base diffusion layer 18. and n+
A type emitter diffusion layer 20 is sequentially formed. 22 is a surface oxide film.
第8図はアルミニウム電極24を設けてnpn型バイポ
ーラトランジスタQ1が形成された状態を示す。FIG. 8 shows a state in which an aluminum electrode 24 is provided to form an npn type bipolar transistor Q1.
〔実施例6〕
第9図から第13図までは、第3図に示した半導体集積
回路装置を製造する方法の実施例をその工程順に示した
ものである。以下、各図ごとに説明する。[Embodiment 6] FIGS. 9 to 13 show an example of a method for manufacturing the semiconductor integrated circuit device shown in FIG. 3 in the order of steps. Each figure will be explained below.
第9図は第2図に示した半導体集積回路装置を形成する
ために金属シリサイド層12が形成された半導体基板1
0を示す。金属シリサイド層12は第5図に示した工程
と同様にして形成される。FIG. 9 shows a semiconductor substrate 1 on which a metal silicide layer 12 is formed to form the semiconductor integrated circuit device shown in FIG.
Indicates 0. Metal silicide layer 12 is formed in the same manner as the process shown in FIG.
al、a2はそれぞれ素子形成領域となる部分を示す。al and a2 each indicate a portion that will become an element formation region.
第10図は第9図の半導体基板10にエピタキシャル層
14を形成した状態を示す。このエピタキシャル層14
は単結晶状態に形成される。FIG. 10 shows a state in which an epitaxial layer 14 is formed on the semiconductor substrate 10 of FIG. This epitaxial layer 14
is formed in a single crystal state.
第11図は上記エピタキシャル層14に異方性エツチン
グによる溝部30および凹部32を形成した状態を示す
。FIG. 11 shows a state in which grooves 30 and recesses 32 are formed in the epitaxial layer 14 by anisotropic etching.
第12図は上記溝部30の底にp型分離層26を拡散さ
せることにより、互いに電気的に分離された素子形成領
域al、a2を隔成し、さらに各領域al、a2内に、
p型ベース拡散層18a。FIG. 12 shows element forming regions al, a2 electrically isolated from each other by diffusing the p-type isolation layer 26 into the bottom of the groove 30, and further, within each region al, a2,
P-type base diffusion layer 18a.
n+型エミッタ拡散層20.p型コレクタ拡散層19a
、p型エミッタ拡散層19bを形成した状態を示す。n+ type emitter diffusion layer 20. p-type collector diffusion layer 19a
, shows a state in which a p-type emitter diffusion layer 19b is formed.
第13図はアルミニウム電極24を形成してnpn型バ
イポーラトランジスタQ1およびpnp型ラテうルバイ
ポーラトランジスタQ2を形成した状態を示す。FIG. 13 shows a state in which an aluminum electrode 24 is formed to form an npn type bipolar transistor Q1 and a pnp type lateral bipolar transistor Q2.
〔実施例7〕
第14図から第18図までは、第4図に示した半導体集
積回路装置を製造する方法の実施例をその工程111に
示したものである。以下、各図ごとに説明する。[Embodiment 7] FIGS. 14 to 18 show an example of the method for manufacturing the semiconductor integrated circuit device shown in FIG. 4 in step 111. Each figure will be explained below.
第14図は第4図に示した半導体集積回路装置を形成す
るために予備加工された半導体基板を示す。すなわち、
p−型シリコン単結晶半導体基板10上に第1のn−型
シリコンエピタキシャル層14Aが形成される。このと
き、この第1のエピタキシャル層14Aと基板10との
間にはn+型型数散層よる埋込層11が島状に設けられ
る。各埋込層11の上にはそれぞれバイポーラトランジ
スタQl、Q3が形成される。1’8 a、18 b&
1p型ベース拡散層を、20 a、20 bはn++エ
ミッタ拡散層、また16a、16bはn+梨型コレクタ
接続拡散層をそれぞれ示す。各素子形成領域の間は、L
OCO8による部分酸化膜23とp++分離層26とに
よって電気的に分離さえる。FIG. 14 shows a semiconductor substrate that has been preprocessed to form the semiconductor integrated circuit device shown in FIG. That is,
A first n-type silicon epitaxial layer 14A is formed on the p-type silicon single crystal semiconductor substrate 10. At this time, between the first epitaxial layer 14A and the substrate 10, a buried layer 11 made of an n+ type scattering layer is provided in the form of an island. Bipolar transistors Ql and Q3 are formed on each buried layer 11, respectively. 1'8 a, 18 b&
1p type base diffusion layer, 20a and 20b are n++ emitter diffusion layers, and 16a and 16b are n+ pear type collector connection diffusion layers, respectively. Between each element formation region, L
Electrical isolation is provided by the partial oxide film 23 made of OCO8 and the p++ isolation layer 26.
第15図は第14図の半導体基板に対して金属シリサイ
ド層12を形成した状態を示す。この金属シリサイド層
12によって電極の取出しおよび電極間の配線(内部配
線)が行なわれる。金属シリサイド層12は、例えば金
属とシリコンとをスパンタンリング法などにより被着さ
せた後、レーザーアニール処理を行なうことにより形成
される。FIG. 15 shows a state in which a metal silicide layer 12 is formed on the semiconductor substrate of FIG. 14. This metal silicide layer 12 is used to conduct electrode extraction and wiring between the electrodes (internal wiring). The metal silicide layer 12 is formed by, for example, depositing metal and silicon by a spuntan ring method or the like, and then performing a laser annealing process.
第16図は上記金属シリサイド層12の上に第2のエピ
タキシャル層14Bを形成し7た状態を示す。この第2
のエピタキシャル層14Bは、バイポーラトランジスタ
Qll Q3が形成された第1のエピタキシャル層14
Aの上に形成される。この第2のエピタキシャル層14
Bは、上記金属シリサイド層12を種として成長させら
れることにより、該金属シリサイド層12の上の部分だ
けが単結晶化され、他の部分は多結晶状態となっている
。FIG. 16 shows a state in which a second epitaxial layer 14B is formed on the metal silicide layer 12. This second
The epitaxial layer 14B is the first epitaxial layer 14 in which the bipolar transistor QllQ3 is formed.
Formed on A. This second epitaxial layer 14
B is grown using the metal silicide layer 12 as a seed, so that only the portion above the metal silicide layer 12 is made into a single crystal, and the other portion is in a polycrystalline state.
15aは単結晶部分を、また15bは多結晶部分をそれ
ぞれ示す。15a represents a single crystal portion, and 15b represents a polycrystalline portion.
第17図は上記第2のエピタキシャル層14Bに分離領
域を形成した状態を示す。この分離領域はLOCO8に
よる部分酸化膜23とp 型分離層26と忙よって形成
される。FIG. 17 shows a state in which isolation regions are formed in the second epitaxial layer 14B. This isolation region is formed by a partial oxide film 23 formed by LOCO 8 and a p-type isolation layer 26.
第18図は素子領域の形成および電極取出しを行なった
状態を示す。すなわち、第2のエピタキシャル層14B
にバイポーラトランジスタQ4が形成される。18cは
p型ベース拡散層を、20cはn++エミッタ拡散層を
、また16cはn+梨型コレクタ接続拡散層をそれぞれ
示す。そして、部分的に開孔された酸化膜22の上から
アルミニウム電極24による電極の取出しが行なわれる
。FIG. 18 shows a state in which the element region has been formed and the electrodes have been taken out. That is, the second epitaxial layer 14B
A bipolar transistor Q4 is formed therein. 18c is a p-type base diffusion layer, 20c is an n++ emitter diffusion layer, and 16c is an n+ pear-shaped collector connection diffusion layer. Then, the aluminum electrode 24 is taken out from above the partially opened oxide film 22.
これにより、第4図に示した3次元構造の半導体集積回
路装置が形成される。As a result, a semiconductor integrated circuit device having the three-dimensional structure shown in FIG. 4 is formed.
(1)半導体基板上に形成されたエピタキシャル層に能
動素子が形成される半導体集積回路装置にあって、上記
半導体基板と上記エピタキシャル層との間に金属シリサ
イド層を介在させ、この金属シリサイド層を介して上記
能動素子の電極取出しを行なうことにより、半導体基板
に形成される能動素子の寄生抵抗を低下させてその特性
を向上させることができる、という効果が得られる。(1) In a semiconductor integrated circuit device in which active elements are formed in an epitaxial layer formed on a semiconductor substrate, a metal silicide layer is interposed between the semiconductor substrate and the epitaxial layer, and the metal silicide layer is By extracting the electrodes of the active element through the semiconductor substrate, it is possible to reduce the parasitic resistance of the active element formed on the semiconductor substrate and improve its characteristics.
(2)半導体基板上に形成されたエピタキシャル層に能
動素子が形成される半導体集積回路装置にあって、上記
半導体基板と上記エピタキシャル層との間妊金属シリサ
イドが介在させるとともに、この金属シリサイドの下側
の半導体基板側に能動素子を形成し、さらにこの基板側
の能動素子る上記金属シリサイド層を介して上記エピタ
キシャル層側の能動素子に接続するようにしたことによ
り、3次元構造さらには、多次元構造の半導体集積回路
装置を構成することができる、という効果、が得られる
。(2) In a semiconductor integrated circuit device in which active elements are formed in an epitaxial layer formed on a semiconductor substrate, a metal silicide is interposed between the semiconductor substrate and the epitaxial layer, and a metal silicide is provided below the metal silicide. By forming an active element on the semiconductor substrate side, and further connecting the active element on the substrate side to the active element on the epitaxial layer side through the metal silicide layer, a three-dimensional structure and a multi-layer structure can be formed. The effect of being able to configure a semiconductor integrated circuit device with a dimensional structure can be obtained.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではな(、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, this invention is not limited to the above Examples (although it is possible to make various changes without departing from the gist of the invention). Not even.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ型半導体
集積回路装置技術に適用した場合について説明したが、
それに限定されるものではなく、例えば、MO8m牛導
体集積回路装置技術などにも適用できる。The above explanation has mainly been about the case where the invention made by the present inventor is applied to bipolar semiconductor integrated circuit device technology, which is the background field of application.
The present invention is not limited thereto, and can be applied to, for example, MO8m conductor integrated circuit device technology.
第1図はこの発明による半導体集積回路装置の第1実施
例を示す要部断面図、
第2図はこの発明による半導体集積回路装置の第2実施
例を示す要部断面図、
第3図はこの発明による半導体集積回路装置の第4実施
例を示す要部断面図およびその等価回路図、
第5図は第1図に示した半導体装置を形成するために金
属シリサイド層が形成された半導体基板を示す要部断面
図、
第6図は第5図の基板にエピタキシャル層を形成した状
態を示す断面図、
第7図は上記エピタキシャル層に素子領域を形成した状
態を示す断面図、
第8図は電極取出しを行なった状態を示す断面図、
第9図は第2図に示した半導体集積回路装置を形成する
ために金属シリサイド層が形成された半導体基板を示す
要部断面図、
第10図は第9図の半導体基板にエピタキシャル層を形
成した状態を示す断面図、
第11図は上記エピタキシャル層にエツチングによる溝
部および凹部を形成した状態を示す断面図、
第12図は上記溝部で隔成された中に素子領域を形成し
た状態を示す断面図、
第13図は電極取出しを行なった状態を示す断面図、
第14図は第4図に示した半導体集積回路装置を形成す
るために予備加工された半導体基板を示す要部断面図、
第15図は第14図の半導体基板に対して金属シリサイ
ド層を形成した状態を示す断面図、第16図は上記金属
シリサイドの上にエピタキシャル層を形成した状態を示
す断面図、第17図は上記エピタキシャル層に素子領域
を形成した状態を示す断面図、
第18図は最終的な電極取出しを行なった状態を示す断
面図である。
10・・・p−型シリコン半導体基板、】1・・・n+
型埋込層、12・・・金属シリサイド層、14.14A
。
14B・・・エピタキシャル層、15a・・・単結晶部
分、15b−・・多結晶部分、16. 16 an 1
6 b。
16c・・・n+型コレクタ接続用拡散層、18゜18
a、18b、18c・−p型ベース拡散層、19a・・
・p型コレクタ拡散層、19b・・・p型エミッタ拡散
層、20・・・n+型エミッタ拡散層、22・・・酸化
膜、23・・・局部酸化膜、24・・・アルミニウム電
極、26・・・p 型分離層、30・・・エツチングに
よる溝部、32・・・エツチングによる凹部、al。
a2−素子形成領域、Ql、 Q2. Q3. Q4・
・・能動素子(バイポーラトランジスタ)、C・・・コ
レクタ、B・・・ペース、E・・・エミッタ、p+ p
+ p、・、p型導電領域、n、 −n、”n ・・・
n型導電領域。
第 5 図
第 6 図
第 7 図
第 8 図
7r2θ /θFIG. 1 is a cross-sectional view of a main part showing a first embodiment of a semiconductor integrated circuit device according to the present invention, FIG. 2 is a cross-sectional view of a main part showing a second embodiment of a semiconductor integrated circuit device according to the present invention, and FIG. 5 is a sectional view of a main part and an equivalent circuit diagram showing a fourth embodiment of a semiconductor integrated circuit device according to the present invention; FIG. 5 is a semiconductor substrate on which a metal silicide layer is formed to form the semiconductor device shown in FIG. 1; 6 is a sectional view showing a state in which an epitaxial layer is formed on the substrate of FIG. 5, FIG. 7 is a sectional view showing a state in which an element region is formed in the epitaxial layer, and FIG. 9 is a cross-sectional view showing a state with electrodes taken out; FIG. 9 is a cross-sectional view of a main part showing a semiconductor substrate on which a metal silicide layer is formed to form the semiconductor integrated circuit device shown in FIG. 2; FIG. 9 is a cross-sectional view showing a state in which an epitaxial layer is formed on the semiconductor substrate, FIG. 11 is a cross-sectional view showing a state in which grooves and recesses are formed in the epitaxial layer by etching, and FIG. 13 is a sectional view showing a state in which an element region is formed in the semiconductor integrated circuit device, FIG. 13 is a sectional view showing a state in which electrodes are taken out, and FIG. 15 is a cross-sectional view showing a state in which a metal silicide layer is formed on the semiconductor substrate of FIG. 14, and FIG. 16 is a cross-sectional view showing a state in which an epitaxial layer is formed on the metal silicide. FIG. 17 is a cross-sectional view showing a state in which an element region is formed in the epitaxial layer, and FIG. 18 is a cross-sectional view showing a state in which the final electrode is taken out. 10...p- type silicon semiconductor substrate, ]1...n+
Mold embedding layer, 12... Metal silicide layer, 14.14A
. 14B...Epitaxial layer, 15a...Single crystal portion, 15b...Polycrystalline portion, 16. 16 an 1
6 b. 16c...N+ type collector connection diffusion layer, 18°18
a, 18b, 18c - p-type base diffusion layer, 19a...
-p type collector diffusion layer, 19b... p type emitter diffusion layer, 20... n+ type emitter diffusion layer, 22... oxide film, 23... local oxide film, 24... aluminum electrode, 26 . . . p-type separation layer, 30 . . . etched groove, 32 . . . etched recess, al. a2-element formation region, Ql, Q2. Q3. Q4・
...active element (bipolar transistor), C...collector, B...pace, E...emitter, p+p
+ p, ., p-type conductive region, n, -n, "n . . .
n-type conductive region. Figure 5 Figure 6 Figure 7 Figure 8 Figure 7r2θ /θ
Claims (1)
素子が形成される半導体集積回路装置であって、上記半
導体基板と上記エピタキシャル層との間に金属シリサイ
ド層を有し、この金属シリサイド層を介して上記能動素
子の電極取出しが行なわれていることを特徴とする半導
体集積回路装置。 2、上記金属シリサイド層によって配線されていること
を特徴とする特許請求の範囲第1項記載の半導体集積回
路装置。 3、半導体基板上に形成されたエピタキシャル層に能動
素子が形成される半導体集積回路装置であって、上記半
導体基板と上記エピタキシャル層との間に金属シリサイ
ド層が介在するとともに、この金属シリサイド層の下側
の半導体基板側に能動素子を有し、さらにこの基板側の
能動素子が上記金属シリサイド層を介して上記エピタキ
シャル層側の能動素子に接続されていることを特徴とす
る半導体集積回路装置。[Scope of Claims] 1. A semiconductor integrated circuit device in which active elements are formed in an epitaxial layer formed on a semiconductor substrate, comprising a metal silicide layer between the semiconductor substrate and the epitaxial layer, A semiconductor integrated circuit device characterized in that electrodes of the active element are taken out through the metal silicide layer. 2. The semiconductor integrated circuit device according to claim 1, wherein wiring is provided by the metal silicide layer. 3. A semiconductor integrated circuit device in which active elements are formed in an epitaxial layer formed on a semiconductor substrate, in which a metal silicide layer is interposed between the semiconductor substrate and the epitaxial layer, and the metal silicide layer is 1. A semiconductor integrated circuit device comprising an active element on a lower semiconductor substrate side, further comprising an active element on the substrate side connected to an active element on the epitaxial layer side via the metal silicide layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4200484A JPS60187055A (en) | 1984-03-07 | 1984-03-07 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4200484A JPS60187055A (en) | 1984-03-07 | 1984-03-07 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60187055A true JPS60187055A (en) | 1985-09-24 |
Family
ID=12624045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4200484A Pending JPS60187055A (en) | 1984-03-07 | 1984-03-07 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60187055A (en) |
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-
1984
- 1984-03-07 JP JP4200484A patent/JPS60187055A/en active Pending
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