JPS6017195B2 - 光電変換装置 - Google Patents

Description

【発明の詳細な説明】 本発明はＣｄＳなどの光電変換素子を１ライン状に配列
してなる光センサアレィを高速で走査することができる
光電変換装置に関する。

ファクシミリ等の装置において原稿情報を読み出す手段
として集積化された１次元ＭＯＳ型イメージセンサある
いはＣＣＤ（チヤージカツプルドデバイス）などが一般
に知られている。

このようなデバイスによる光学的読取は、１チップ内に
内蔵されたシフトレジスタを外部の４相あるいは２相ク
ロックで順次走査することにより行ない、出力として充
放電波形の光電変換信号を得ている。このデバイスは１
ビットの口径が小さく原稿を１ライン走査するのにレン
ズ系を用いているが、１ビットの口径が比較的大きくレ
ンズ系を用いなくても良いものとしてＣｄＳセンサアレ
ィがある。このＣｄＳセンサを１ライン状に配列し、１
ビットごとの各端子をマトリックス状に接続してなる光
センサアレイから光鰭変換信号を取り出す１方法として
、第１図（５１２ビット配列例）に示すように、１６ビ
ットのＣｄＳを１ブロックとして３２個のブロックで１
ラインを構成し、１６ビットのアノード側を各ブロック
の共通線で、また、１ブロック内の１６ビットカソード
側をコモンとして、負荷抵抗ＲＬを取りつけ、１６ビッ
トアノード共通側ｌｃ，２ｃ………１６ｃにシフト印加
パルスを加えて、端子１から端子３２に１６ビット分の
光電変換信号を各々発生させ、端子１から端子３２まで
順次ゲートすることにより、１ライン（５１２ビット）
の光電変換信号を得る方法がある。第２図は第１図の回
路の動作を説明するためのタイミングチャートであに、
イはマスタークロツク、口は走査スタートパルス、ハ〜
チは各ブロックの１６ビットアノード側に印加する印加
パルスで、ハは第１図の端子ｌｃに、二は端子２ｃに、
・・・・・・…、チは端子１６ｃに加えられる。

リ〜ルは、端子１〜３２から発生する光電変換信号を順
次端子１からゲートする１６ビットの光電変換信号取り
出し用パルスである。ヲはその時の光電変換信号、ワは
１ライン５１２ビットの合成信号である。しかしながら
このような構成のＣｄＳセソサアレイにおいては、アノ
ード側に電圧を印加することによりＣｄＳの光による抵
抗値変化を電圧として取り出しており、電圧を印加して
からＣｄＳが正常な光応答特性を示すまでにある程度の
応答時間を必要とし、このＣｄＳの立上り特性により最
高走査速度が制御される。また、第２図力，ヨに示すａ
，ｂの走査印加パルスを第１図の端子ｌｃ及び２ｃに各
々与えた場合、端子１における光電変換信号はａ，ｂの
走査印加パルス幅が狭くなる（走査速度が遠くなる）と
第２図夕に示すようにａ印加のの立下りねと、ｂ印加の
立りｔｂが重畳し、全体のダイナミックレンジｙに対し
、ｙ−ｘ分だけダイナミックレンジが低下し、このまま
の合成信号を出力とすると誤差を生じる。従ってＣｄＳ
の立上り・立下り特性の影響で走査速度を高速にするこ
とができなかった。本発明は、このような点に鑑み、新
規な走査方法により高速で走査することのできる光電変
換菱贋を提供することを目的とする。

化下、本発明について図面を参照して詳細に説明すると
第３図は本発明の一実施例であるＣｄＳセンサアレィ部
の回路図、第４図は本発明の一実施例である光電変換装
置のブロック図、第５図は同実施例の動作を説明するた
めのタイミングチャートである。

すなわち本実施例においてはＣｄＳセンサアレィ部は第
３図に示すように１６ビットアノ−ド側共通１ブロック
とし、ｎブロック配列されている。光電変換側１６ビッ
トは、上記ブロックを奇数ブロックと偶数ブロックとに
分け、各々マトリックス（配線）構成（ＭＡＴ）により
奇数ブロック信号取出し側と偶数ブロック信号取り出し
側とに接続構成されている。なおＣｄＳセンサアレィは
第１図と同様５１２ビット配列例である。第４図におい
て、１０１はマスタクロック発生器、１０２はこのマス
タクロック発生器のクロック周期を変化させる可変抵抗
器、１０３はマスタクロックにより所要のパルスを発生
する分周器であって、カウンター０３ａ，１０３ｂ及び
カウンタ１０３ｂを制御するゲート回路１０３ｃから成
る。

１０４は奇数ブロック信号および偶数ブロック信号取り
出しパルスを発生させる３２ビットパラレル出力リング
カウンタ、１０５はフリツプフロップ、１０６及び１０
７はシフトレジスタ、１０８は第３図に示すような光（
ＣｄＳ）センサアレイ、１０９及び１１０はアナログゲ
ート、１１１はアナログゲート１０９，１１０の出力を
合成するオワ回路、１１２は比較器、１１３は比較器の
スライスレベル調整用可変抵抗器である。

次にこの装置の動作について第５図のタイミングチャー
トを用いて説明する。

第５図ａはマスタクロツク発生器１０１の出力であるク
ロックで、本装置の各回路はこのクロックａに同期して
動作する。

カウンタ１０３ａはこのクロツクａをカウントしてスタ
ートパルスｂを出力する。また、カウンタ１０３ｂは、
第３図のアノード側共通端子ｌｃ′，・・・・・・・・
・，３２ｃ′に加えられる印力ｏパルスｃ，…・・・・
・・，ｈの４倍の周期のパルスを出力する。ゲート回路
１０３ｃは、プランキング期間、このカウン夕１０３ｂ
の出力パルスを禁止する。カウンタ１０３ｂの出力パル
スはフリツプフロツプ１０５に加えられ、２分周され、
１０３ａからのスタートパルスｂに同期した３２ビット
の１パルス幅の第５図ｃなる信号をＱ端子に、またＱ端
子には１０３ａからのスタートパルスｂより１６ビット
ずれた点から、３２ビットの１パルス幅の第５図ｄなる
信号を発生する。Ｑ端子出力はシフトレジスタ１０６に
、Ｑ端子出力はシフトレジスター０７にそれぞれ加えら
れる。従って、第５図ｃ，ｅ………ｇは、シフトレジス
タ１０６剛か別項次並列に出力され、第５図ｄ，ｆ・・
・．・・・・・ｈはシフトレジスタ１０７側から順次並
列に出力される。第５図ｃは、第３図にｄｓセンサアレ
ィのＩＣ′の端子に、第５図ｄは第３図センサアレィの
２ｃ′端子に、また、第５図Ｍま第３図にｄｓセンサア
レィの３２ｃ′の端子にそれぞれ印加される。

第３図上ｄｓセンサアレイの奇数ブロック信号取り出し
側各端部および偶数ブロック信号取り出し側各端部には
負荷抵抗ＲＬがそれぞれ接続されており、第５図ｎ…・
・・…ｒ，ｏ………ｓに示すように各ブロックの共通に
対応する１ビットの光電変換出力が得られる。

ｐは奇数ブロック信号取出し側ｎ〜ｒの中間端子出力波
形を、ｇは偶数ブロック信号取出し側ｏ〜ｓの中間端子
出力波形を示す。

一方、３２ビットパラレル出力リングカウンタ１０４は
スタートパルスｂが加えられることにより奇数ブロック
信号取り出しパルスｉ，ｉ，ｋ，・・・・・・・・・お
よび偶数ブロック信号取り出しパルスー，・・・・・・
・・・，ｍを発生する。このタイミングは第５図に示す
ように、印加電圧ｃ，ｄ，ｅ・・・・・・・・・が時間
的に重畳するその時間内において、奇数プロツク取出し
パルスｉ，ｉ，ｋおよび偶数プロツク取出しパルスー，
ｍが順次に発生する。アナログゲート１０９及び１１０
は、この奇数及び偶数ブロック信号により上記負荷低抗
ＲＬに生じる出力波形ｎ，０，Ｐ，Ｑ，・・・・・・・
・・，ｒ，ｓをサンプリングする。オワ回路１１１はこ
のアナログゲート１０９，１１０の出力ｔを合成し、第
５図ｕに示す信号を出力する。比較器１１２は可変抵抗
器１１３により設定されたスライスレベルでアナログ信
号ｕを２値ディジタル信号Ｊに変換する。以上の如く、
ＣｄＳセンサアレィをｎ（但しｎｉ１２）ビットに分割
し、ｎビットに分割した１ブロック内でアノード（印加
側）を共通とし、カソード（光電変換側）は各ブロック
の奇数、偶数に分けてマトリックス接続を行ない、各ブ
ロックに印加するタイミングは１番目（奇数）ブロック
印加光電変換中に、２番目（偶数）ブロックに印加する
ことにより、Ｃ槌センサの立上り特性を実質的に改善す
ることができ、走査速度を高速にすることができ、正常
な光応答特性に示す時にサンプリングするので、Ｓ／Ｎ
比を向上することができる。

すなわち、この発明による光電変換装置は複数個の受光
素子を１次元に配列してなる光センサアレィと、この光
センサアレィのアノード側をｎ（但しｎｉｌ２の整数）
ビットごとに１ブロックとして共通に走査する第１の走
査器およびｍ（但しｍｉｌｌの整数）ブロックおきにブ
ロック内の各対応する受光素子のカソード側を共通に走
査する第２の走査器とを備え、上記第１の走査器を、上
記ｍフロックへの走査が１部重畳するように走査させる
ことを特徴としてなるものである。

なお、本実施例においては、奇数・偶数２つの組に分け
たが、３つあるいはそれ以上に分けることにより更に走
査速度を高速にすることができる。

ただし、その場合には、マトリックス配線が複雑となる
ので、製造上は本実施例の如き２分割が望まし。以上、
述べたように本発明は、ＣｄＳ等の受光素子の応答特性
による影響を除去したので、走査速度を高速にし得ると
共にＳ／Ｎ比の良い光電変換装置を提供できるものであ
る。

【図面の簡単な説明】

第１図は従来の光セソサアレィ部の回路図、第２図は同
光センサアレィ回路の動作を説明するためのタイミング
チャート、第３図は本発明の一実施例である光電変換信
号に用いる光センサァレィ部の回路図、第４図は同光電
変換装置のブロック図、第６図はその動作を説明するた
めのタイミングチャートである。 １０１・・・・・・マスタクロツク発生部、１０２・・
・・・・可変抵抗器、１０３・・・・・・分周器、１０
３ａ，１０３ｂ……カウンタ、１０３ｃ……ゲ−ト回路
、１０４……リングカウンタ、１０５……フリツブフロ
ツプ、１０６，１０７……シフトレジスタ、１０８……
光（ＣｄＳ）センサアレィ、１０９，１ １０・・・・
・・アナログゲート、１１・・・・・・オワ回路、１１
２・・・・・・比較器、１１３・・・・・・スライスレ
ベル調整用可変抵抗器。 第１図 第２図 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. １ 複数個の受光素子を１次元に配列してなる光センサ
   アレイと、前記光センサアレイのアノード側をｎ（但し
   ｎ≧２の整数）ビツトごとに１ブロツクとして共通に走
   査する第１の走査器およびｍ（但しｍ≧１の整数）ブロ
   ツクおきにブロツク内の各対応する受光素子のカソード
   側を共通に走査する第２の走査器とを備え、前記第１の
   走査器の走査電圧は前記各ブロツク毎に与え、隣接する
   ブロツクの走査電圧は相互に時間的に一部重なるように
   前記走査電圧を順次隣接するブロツクへ与え、前記第１
   の走査器により与えられる、隣接するブロツクのアノー
   ド走査電圧が時間的に重なる時間内に、隣接するブロツ
   クのうち、先にアノード走査電圧の与えられているブロ
   ツクに、前記第２の走査器によりカソード側を走査する
   走査電圧を与えることにより、該ブロツクの受光素子の
   出力をサンプリングして取り出すようにし、前記第１、
   第２の走査器で、順次走査するブロツクを移し変えて、
   前記と同様の走査を繰り返し、全ての受光素子の出力を
   順次サンプリングして取り出すようにしたことを特徴と
   する光電変換装置。