JPS6017195B2 - 光電変換装置 - Google Patents

光電変換装置

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JPS6017195B2
JPS6017195B2 JP52144175A JP14417577A JPS6017195B2 JP S6017195 B2 JPS6017195 B2 JP S6017195B2 JP 52144175 A JP52144175 A JP 52144175A JP 14417577 A JP14417577 A JP 14417577A JP S6017195 B2 JPS6017195 B2 JP S6017195B2
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JP
Japan
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block
photoelectric conversion
scanner
scanning
scanning voltage
Prior art date
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JP52144175A
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English (en)
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JPS5477015A (en
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一三 小宮
喜男 籏手
雅明 中野
健三 立松
勝 大野
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Nippon Telegraph and Telephone Corp
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Nippon Telegraph and Telephone Corp
Matsushita Electric Industrial Co Ltd
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Publication date
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Description

【発明の詳細な説明】 本発明はCdSなどの光電変換素子を1ライン状に配列
してなる光センサアレィを高速で走査することができる
光電変換装置に関する。
ファクシミリ等の装置において原稿情報を読み出す手段
として集積化された1次元MOS型イメージセンサある
いはCCD(チヤージカツプルドデバイス)などが一般
に知られている。
このようなデバイスによる光学的読取は、1チップ内に
内蔵されたシフトレジスタを外部の4相あるいは2相ク
ロックで順次走査することにより行ない、出力として充
放電波形の光電変換信号を得ている。このデバイスは1
ビットの口径が小さく原稿を1ライン走査するのにレン
ズ系を用いているが、1ビットの口径が比較的大きくレ
ンズ系を用いなくても良いものとしてCdSセンサアレ
ィがある。このCdSセンサを1ライン状に配列し、1
ビットごとの各端子をマトリックス状に接続してなる光
センサアレイから光鰭変換信号を取り出す1方法として
、第1図(512ビット配列例)に示すように、16ビ
ットのCdSを1ブロックとして32個のブロックで1
ラインを構成し、16ビットのアノード側を各ブロック
の共通線で、また、1ブロック内の16ビットカソード
側をコモンとして、負荷抵抗RLを取りつけ、16ビッ
トアノード共通側lc,2c………16cにシフト印加
パルスを加えて、端子1から端子32に16ビット分の
光電変換信号を各々発生させ、端子1から端子32まで
順次ゲートすることにより、1ライン(512ビット)
の光電変換信号を得る方法がある。第2図は第1図の回
路の動作を説明するためのタイミングチャートであに、
イはマスタークロツク、口は走査スタートパルス、ハ〜
チは各ブロックの16ビットアノード側に印加する印加
パルスで、ハは第1図の端子lcに、二は端子2cに、
・・・・・・…、チは端子16cに加えられる。
リ〜ルは、端子1〜32から発生する光電変換信号を順
次端子1からゲートする16ビットの光電変換信号取り
出し用パルスである。ヲはその時の光電変換信号、ワは
1ライン512ビットの合成信号である。しかしながら
このような構成のCdSセソサアレイにおいては、アノ
ード側に電圧を印加することによりCdSの光による抵
抗値変化を電圧として取り出しており、電圧を印加して
からCdSが正常な光応答特性を示すまでにある程度の
応答時間を必要とし、このCdSの立上り特性により最
高走査速度が制御される。また、第2図力,ヨに示すa
,bの走査印加パルスを第1図の端子lc及び2cに各
々与えた場合、端子1における光電変換信号はa,bの
走査印加パルス幅が狭くなる(走査速度が遠くなる)と
第2図夕に示すようにa印加のの立下りねと、b印加の
立りtbが重畳し、全体のダイナミックレンジyに対し
、y−x分だけダイナミックレンジが低下し、このまま
の合成信号を出力とすると誤差を生じる。従ってCdS
の立上り・立下り特性の影響で走査速度を高速にするこ
とができなかった。本発明は、このような点に鑑み、新
規な走査方法により高速で走査することのできる光電変
換菱贋を提供することを目的とする。
化下、本発明について図面を参照して詳細に説明すると
第3図は本発明の一実施例であるCdSセンサアレィ部
の回路図、第4図は本発明の一実施例である光電変換装
置のブロック図、第5図は同実施例の動作を説明するた
めのタイミングチャートである。
すなわち本実施例においてはCdSセンサアレィ部は第
3図に示すように16ビットアノ−ド側共通1ブロック
とし、nブロック配列されている。光電変換側16ビッ
トは、上記ブロックを奇数ブロックと偶数ブロックとに
分け、各々マトリックス(配線)構成(MAT)により
奇数ブロック信号取出し側と偶数ブロック信号取り出し
側とに接続構成されている。なおCdSセンサアレィは
第1図と同様512ビット配列例である。第4図におい
て、101はマスタクロック発生器、102はこのマス
タクロック発生器のクロック周期を変化させる可変抵抗
器、103はマスタクロックにより所要のパルスを発生
する分周器であって、カウンター03a,103b及び
カウンタ103bを制御するゲート回路103cから成
る。
104は奇数ブロック信号および偶数ブロック信号取り
出しパルスを発生させる32ビットパラレル出力リング
カウンタ、105はフリツプフロップ、106及び10
7はシフトレジスタ、108は第3図に示すような光(
CdS)センサアレイ、109及び110はアナログゲ
ート、111はアナログゲート109,110の出力を
合成するオワ回路、112は比較器、113は比較器の
スライスレベル調整用可変抵抗器である。
次にこの装置の動作について第5図のタイミングチャー
トを用いて説明する。
第5図aはマスタクロツク発生器101の出力であるク
ロックで、本装置の各回路はこのクロックaに同期して
動作する。
カウンタ103aはこのクロツクaをカウントしてスタ
ートパルスbを出力する。また、カウンタ103bは、
第3図のアノード側共通端子lc′,・・・・・・・・
・,32c′に加えられる印力oパルスc,…・・・・
・・,hの4倍の周期のパルスを出力する。ゲート回路
103cは、プランキング期間、このカウン夕103b
の出力パルスを禁止する。カウンタ103bの出力パル
スはフリツプフロツプ105に加えられ、2分周され、
103aからのスタートパルスbに同期した32ビット
の1パルス幅の第5図cなる信号をQ端子に、またQ端
子には103aからのスタートパルスbより16ビット
ずれた点から、32ビットの1パルス幅の第5図dなる
信号を発生する。Q端子出力はシフトレジスタ106に
、Q端子出力はシフトレジスター07にそれぞれ加えら
れる。従って、第5図c,e………gは、シフトレジス
タ106剛か別項次並列に出力され、第5図d,f・・
・.・・・・・hはシフトレジスタ107側から順次並
列に出力される。第5図cは、第3図にdsセンサアレ
ィのIC′の端子に、第5図dは第3図センサアレィの
2c′端子に、また、第5図Mま第3図にdsセンサア
レィの32c′の端子にそれぞれ印加される。
第3図上dsセンサアレイの奇数ブロック信号取り出し
側各端部および偶数ブロック信号取り出し側各端部には
負荷抵抗RLがそれぞれ接続されており、第5図n…・
・・…r,o………sに示すように各ブロックの共通に
対応する1ビットの光電変換出力が得られる。
pは奇数ブロック信号取出し側n〜rの中間端子出力波
形を、gは偶数ブロック信号取出し側o〜sの中間端子
出力波形を示す。
一方、32ビットパラレル出力リングカウンタ104は
スタートパルスbが加えられることにより奇数ブロック
信号取り出しパルスi,i,k,・・・・・・・・・お
よび偶数ブロック信号取り出しパルスー,・・・・・・
・・・,mを発生する。このタイミングは第5図に示す
ように、印加電圧c,d,e・・・・・・・・・が時間
的に重畳するその時間内において、奇数プロツク取出し
パルスi,i,kおよび偶数プロツク取出しパルスー,
mが順次に発生する。アナログゲート109及び110
は、この奇数及び偶数ブロック信号により上記負荷低抗
RLに生じる出力波形n,0,P,Q,・・・・・・・
・・,r,sをサンプリングする。オワ回路111はこ
のアナログゲート109,110の出力tを合成し、第
5図uに示す信号を出力する。比較器112は可変抵抗
器113により設定されたスライスレベルでアナログ信
号uを2値ディジタル信号Jに変換する。以上の如く、
CdSセンサアレィをn(但しni12)ビットに分割
し、nビットに分割した1ブロック内でアノード(印加
側)を共通とし、カソード(光電変換側)は各ブロック
の奇数、偶数に分けてマトリックス接続を行ない、各ブ
ロックに印加するタイミングは1番目(奇数)ブロック
印加光電変換中に、2番目(偶数)ブロックに印加する
ことにより、C槌センサの立上り特性を実質的に改善す
ることができ、走査速度を高速にすることができ、正常
な光応答特性に示す時にサンプリングするので、S/N
比を向上することができる。
すなわち、この発明による光電変換装置は複数個の受光
素子を1次元に配列してなる光センサアレィと、この光
センサアレィのアノード側をn(但しnil2の整数)
ビットごとに1ブロックとして共通に走査する第1の走
査器およびm(但しmillの整数)ブロックおきにブ
ロック内の各対応する受光素子のカソード側を共通に走
査する第2の走査器とを備え、上記第1の走査器を、上
記mフロックへの走査が1部重畳するように走査させる
ことを特徴としてなるものである。
なお、本実施例においては、奇数・偶数2つの組に分け
たが、3つあるいはそれ以上に分けることにより更に走
査速度を高速にすることができる。
ただし、その場合には、マトリックス配線が複雑となる
ので、製造上は本実施例の如き2分割が望まし。以上、
述べたように本発明は、CdS等の受光素子の応答特性
による影響を除去したので、走査速度を高速にし得ると
共にS/N比の良い光電変換装置を提供できるものであ
る。
【図面の簡単な説明】
第1図は従来の光セソサアレィ部の回路図、第2図は同
光センサアレィ回路の動作を説明するためのタイミング
チャート、第3図は本発明の一実施例である光電変換信
号に用いる光センサァレィ部の回路図、第4図は同光電
変換装置のブロック図、第6図はその動作を説明するた
めのタイミングチャートである。 101・・・・・・マスタクロツク発生部、102・・
・・・・可変抵抗器、103・・・・・・分周器、10
3a,103b……カウンタ、103c……ゲ−ト回路
、104……リングカウンタ、105……フリツブフロ
ツプ、106,107……シフトレジスタ、108……
光(CdS)センサアレィ、109,1 10・・・・
・・アナログゲート、11・・・・・・オワ回路、11
2・・・・・・比較器、113・・・・・・スライスレ
ベル調整用可変抵抗器。 第1図 第2図 第3図 第4図 第5図

Claims (1)

    【特許請求の範囲】
  1. 1 複数個の受光素子を1次元に配列してなる光センサ
    アレイと、前記光センサアレイのアノード側をn(但し
    n≧2の整数)ビツトごとに1ブロツクとして共通に走
    査する第1の走査器およびm(但しm≧1の整数)ブロ
    ツクおきにブロツク内の各対応する受光素子のカソード
    側を共通に走査する第2の走査器とを備え、前記第1の
    走査器の走査電圧は前記各ブロツク毎に与え、隣接する
    ブロツクの走査電圧は相互に時間的に一部重なるように
    前記走査電圧を順次隣接するブロツクへ与え、前記第1
    の走査器により与えられる、隣接するブロツクのアノー
    ド走査電圧が時間的に重なる時間内に、隣接するブロツ
    クのうち、先にアノード走査電圧の与えられているブロ
    ツクに、前記第2の走査器によりカソード側を走査する
    走査電圧を与えることにより、該ブロツクの受光素子の
    出力をサンプリングして取り出すようにし、前記第1、
    第2の走査器で、順次走査するブロツクを移し変えて、
    前記と同様の走査を繰り返し、全ての受光素子の出力を
    順次サンプリングして取り出すようにしたことを特徴と
    する光電変換装置。
JP52144175A 1977-12-01 1977-12-01 光電変換装置 Expired JPS6017195B2 (ja)

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JPS5477015A JPS5477015A (en) 1979-06-20
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