JPS6015702A - 負荷制御装置の誤動作防止方法 - Google Patents
負荷制御装置の誤動作防止方法Info
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- JPS6015702A JPS6015702A JP58123839A JP12383983A JPS6015702A JP S6015702 A JPS6015702 A JP S6015702A JP 58123839 A JP58123839 A JP 58123839A JP 12383983 A JP12383983 A JP 12383983A JP S6015702 A JPS6015702 A JP S6015702A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ｃ！ＰＵを含んで構成され予め記憶した制御
用プログラムに基づいて几ＡＭとのデータ転送を行ない
ながら負荷を制御するようにした負荷制御装置の誤動作
防止方法に関する。
用プログラムに基づいて几ＡＭとのデータ転送を行ない
ながら負荷を制御するようにした負荷制御装置の誤動作
防止方法に関する。
マイクロコンピュータにおいては、そのプログラム暴走
を規正するためのウォッチ・１ニゲ・タイマが設けられ
るのが通常であり、第１図には、斯ようなウォッチ・ド
グ・タイマを制御するための行程を含む制御用プログラ
ムの従来における一例が示されている。この第１図にお
いで、「ウォッチ・ドグ・タイマ用ボートの出力処理」
行程では、ポート出力をそれまでの出力レベノノと異な
るレベＩＶに反転させる動作を実行するものであり、ウ
ォッチ・ドグ・タイマは、プログラム暴走に起因して上
記ポート出力が一定の待機時間を経過しても反転しない
場合にＣＰＵのリセット端子にリセット信号を与えて該
ＣＰＵ２強制的にリセットする構成になされでいる。
を規正するためのウォッチ・１ニゲ・タイマが設けられ
るのが通常であり、第１図には、斯ようなウォッチ・ド
グ・タイマを制御するための行程を含む制御用プログラ
ムの従来における一例が示されている。この第１図にお
いで、「ウォッチ・ドグ・タイマ用ボートの出力処理」
行程では、ポート出力をそれまでの出力レベノノと異な
るレベＩＶに反転させる動作を実行するものであり、ウ
ォッチ・ドグ・タイマは、プログラム暴走に起因して上
記ポート出力が一定の待機時間を経過しても反転しない
場合にＣＰＵのリセット端子にリセット信号を与えて該
ＣＰＵ２強制的にリセットする構成になされでいる。
しかしながら従来においでハ、「ウォッチ・ドグ・タイ
マ用ボートの出力処理」行程のフベＷＬ２が記憶された
ラペＩＶフィールドまでプログラムが走行したと舞に常
時上記「ウォッチ・ドグ・タイマ用ポートの出力処理」
行程を実行する構成になされでいたため、例えば第１図
中に示したヲベｙＬ１〜Ｌ３間でＩＶ−プができるとい
うプログラム暴走が発生した場合にハ、「ウォッチ・ド
グ・タイマ用ボートの出力処理」行程が反復して実行さ
れることになり、従ってこの場合にはプログラム暴走が
発生しｔいるにも拘らずウォッチ・ドグ・タイマにより
ＣＰＵを初期化できずに負荷の誤動作？惹起しｔしまう
ことになる。また、従来構成で ゛は、プログラム内容
の発生後にウォッチ・ドグ・タイマからリセット信号が
出力されるまでの時間（即ちプログラム暴走の検出に要
する時間）が比較的長くなるという欠点もあった。
マ用ボートの出力処理」行程のフベＷＬ２が記憶された
ラペＩＶフィールドまでプログラムが走行したと舞に常
時上記「ウォッチ・ドグ・タイマ用ポートの出力処理」
行程を実行する構成になされでいたため、例えば第１図
中に示したヲベｙＬ１〜Ｌ３間でＩＶ−プができるとい
うプログラム暴走が発生した場合にハ、「ウォッチ・ド
グ・タイマ用ボートの出力処理」行程が反復して実行さ
れることになり、従ってこの場合にはプログラム暴走が
発生しｔいるにも拘らずウォッチ・ドグ・タイマにより
ＣＰＵを初期化できずに負荷の誤動作？惹起しｔしまう
ことになる。また、従来構成で ゛は、プログラム内容
の発生後にウォッチ・ドグ・タイマからリセット信号が
出力されるまでの時間（即ちプログラム暴走の検出に要
する時間）が比較的長くなるという欠点もあった。
本発明は上記事情に鑑みてなさ力たものであり、その目
的は、負荷制御用のプログラムが暴走した場合にＣＰＵ
を確寮に初期化することができて負荷の誤動作防止の確
寮化を図り得ると共に、プログラム暴走の検出を極めて
早く行ない得る等の効果を奏する負荷制御装置の誤ｗＪ
作防止方法を提供するにある。
的は、負荷制御用のプログラムが暴走した場合にＣＰＵ
を確寮に初期化することができて負荷の誤動作防止の確
寮化を図り得ると共に、プログラム暴走の検出を極めて
早く行ない得る等の効果を奏する負荷制御装置の誤ｗＪ
作防止方法を提供するにある。
以下、本発明の一賽施例についで第２図及び第６図を参
照しながら説明する。
照しながら説明する。
第２図において、１はＲＯＭ ２ 、 ＲＡ Ｍ ３等
を内蔵した例えば４ビツトのワンチップＣＰＵで、これ
は操作スイッチ４群から入力される！ｌ！ｉ７１作指令
及びＲＯＭ２に予め記憶した制御用プログラムに基づい
′Ｃ几ＡＭ３とのデータ転送を行ないながら複数の負荷
５を制御する。上記（！ＰＵ１は、ウォッチ・ドグ・タ
イマ６用の出カポ−）Ｐｏ 及びリセット端子ＲＴＩ有
し、出力ポートＰｏ からの出力を後述するウォッチ・
ドグ・タイマ用出力処理／Ｖ−チンにおい′Ｃそれまで
の出力レベμと異なるレベ／Ｖに反転させると共に、リ
セット端子几Ｔにウォッチ・ドグ・タイマ６からのす七
ット信号を受けたときにリセットされる。また、ウォッ
チ・ドグ・タイマ６は、出力ポートＰａ の出力を微分
回路７を介してトリガ信号として受けるように設けられ
ておジ、そのトリガ信号が予°め定められた待機時間を
経過し′Ｃも入力されない場合には、リセット信号を出
力し−（ＯＦ Ｕ ｉのリセット端子凡Ｔに与える。
を内蔵した例えば４ビツトのワンチップＣＰＵで、これ
は操作スイッチ４群から入力される！ｌ！ｉ７１作指令
及びＲＯＭ２に予め記憶した制御用プログラムに基づい
′Ｃ几ＡＭ３とのデータ転送を行ないながら複数の負荷
５を制御する。上記（！ＰＵ１は、ウォッチ・ドグ・タ
イマ６用の出カポ−）Ｐｏ 及びリセット端子ＲＴＩ有
し、出力ポートＰｏ からの出力を後述するウォッチ・
ドグ・タイマ用出力処理／Ｖ−チンにおい′Ｃそれまで
の出力レベμと異なるレベ／Ｖに反転させると共に、リ
セット端子几Ｔにウォッチ・ドグ・タイマ６からのす七
ット信号を受けたときにリセットされる。また、ウォッ
チ・ドグ・タイマ６は、出力ポートＰａ の出力を微分
回路７を介してトリガ信号として受けるように設けられ
ておジ、そのトリガ信号が予°め定められた待機時間を
経過し′Ｃも入力されない場合には、リセット信号を出
力し−（ＯＦ Ｕ ｉのリセット端子凡Ｔに与える。
＠３図には、０ＰＵ１のプログラム内容が示され−Ｃい
る。この＠３図において、（＆）はイニンヤライズμｍ
テン、（Ｃ） 、 （ｅ） 、 （ｇ） 、 （ｉ）
、 （ｋ） 、に）、 （ｏ）、 （ｑ）は前記負荷５
群制御用の処理ｙ−テン、（ｕ） 、 （Ｖ） 。
る。この＠３図において、（＆）はイニンヤライズμｍ
テン、（Ｃ） 、 （ｅ） 、 （ｇ） 、 （ｉ）
、 （ｋ） 、に）、 （ｏ）、 （ｑ）は前記負荷５
群制御用の処理ｙ−テン、（ｕ） 、 （Ｖ） 。
（ロ）、 （Ｘ）、 （！＞は前記ウォッチ・ドグ・タ
イマ用出力処理ＩＶ−テンＡを構成する各処理行程であ
り、これらによって制御用プログラムμｍ１が構成され
る。特にこの場合、イニシャフィズｌｖ′−″テン（８
） においては、前記ＲＡＭ３のワークエリヤ（制御用
プログラムで使用するデータエリャノのデータを初期化
する等の通常の動作の他に、以下に述べる動作を実行す
る。即ち、イニシャライズＩＶ−チン（−）でＨ１ＲＡ
Ｍ３のデータエリヤのうち前記制御用プログラムではビ
ット操作しないデータエリヤ（前記ワークエリヤ以外の
データエリャフに予め設定した例えば２個所のアドレス
（以下、各アドレスをＭ（２５］、Ｍ（２６）で示す、
但し、これらアドレスＭ（２５）、Ｍ（２６）は４ビツ
ト）に夫々データ「・ｔｌ’ＨＪ（但し、ＨＶｉ１６進
数を表す６号）ｔ−書き込む。
イマ用出力処理ＩＶ−テンＡを構成する各処理行程であ
り、これらによって制御用プログラムμｍ１が構成され
る。特にこの場合、イニシャフィズｌｖ′−″テン（８
） においては、前記ＲＡＭ３のワークエリヤ（制御用
プログラムで使用するデータエリャノのデータを初期化
する等の通常の動作の他に、以下に述べる動作を実行す
る。即ち、イニシャライズＩＶ−チン（−）でＨ１ＲＡ
Ｍ３のデータエリヤのうち前記制御用プログラムではビ
ット操作しないデータエリヤ（前記ワークエリヤ以外の
データエリャフに予め設定した例えば２個所のアドレス
（以下、各アドレスをＭ（２５］、Ｍ（２６）で示す、
但し、これらアドレスＭ（２５）、Ｍ（２６）は４ビツ
ト）に夫々データ「・ｔｌ’ＨＪ（但し、ＨＶｉ１６進
数を表す６号）ｔ−書き込む。
さて、（ｂ）、（ｄ）、（ｆ）、（ｈ）、（ｊ）、（わ
、 （ｎ） 、 （ｐ）はビット操作命令Ｎ−テンで、
これらは前記制御用プログラムμｍプ中の複数個所例え
ば前記各処理μ−テン（Ｃ） 、 （ｅ） 、 （ｇ）
、 （ｉ） 、 （ｋ） 、に）、 （ｏ）、 （ｑ
）の前に夫々火打されるように設けられる。この場合、
ビット操作命令ノン−テン（ｂ）では、前記凡ＡＭ３の
アドレスＭ（２５）の夢１桁目ビット（最下位ピットノ
金「０」から「１」６反軸させるというビット操ｆＰｉ
を行ない、ビット操作命令シーテン（ｄ） 、 （ｆ）
、 （ｈ）では、夫々上［ｅ７ドｖｙ、Ｍｃ ２５
）（Ｄ第２．＠３゜第４桁目ビット（＠４桁目は最上位
ビット）ヲ「０」から「１」に反転させるという各ビッ
ト操作を行なう、また、ビット操作命令μｍチン（ｊ）
、（１）。
、 （ｎ） 、 （ｐ）はビット操作命令Ｎ−テンで、
これらは前記制御用プログラムμｍプ中の複数個所例え
ば前記各処理μ−テン（Ｃ） 、 （ｅ） 、 （ｇ）
、 （ｉ） 、 （ｋ） 、に）、 （ｏ）、 （ｑ
）の前に夫々火打されるように設けられる。この場合、
ビット操作命令ノン−テン（ｂ）では、前記凡ＡＭ３の
アドレスＭ（２５）の夢１桁目ビット（最下位ピットノ
金「０」から「１」６反軸させるというビット操ｆＰｉ
を行ない、ビット操作命令シーテン（ｄ） 、 （ｆ）
、 （ｈ）では、夫々上［ｅ７ドｖｙ、Ｍｃ ２５
）（Ｄ第２．＠３゜第４桁目ビット（＠４桁目は最上位
ビット）ヲ「０」から「１」に反転させるという各ビッ
ト操作を行なう、また、ビット操作命令μｍチン（ｊ）
、（１）。
（ｎ）、Ｇ））テＵ、夫ＡＲＡＭ３のアドレスＭ（２６
）の第１．第２．第３．第４桁目ビットをｒＯＪがら「
１」に反転させるという各ビット操ｆ′￥：を行なう。
）の第１．第２．第３．第４桁目ビットをｒＯＪがら「
１」に反転させるという各ビット操ｆ′￥：を行なう。
一方、（す、（Ｓ）ａ判別行程で、判別行程（ｒ）では
、「几ＡＭ３のアドレスＭ（２５）はＦＨ（「ｉ １１
１」）か否か」を判別し、この判別結果が［ＹＥＳＪの
ときに行なわれる判別行程（８）では、［ＲＡＭ３のア
ドレスＭ（２６７はＦＨが否か」を判別する。上記各判
別行程（ｒ）、（８）での判別結果が［ＮＯＪとなった
ときにはヲベＡ／Ｌｏ 即ちイニシャライズμｍテン（
ａ）ヘジャンプされ、また判別行程（８）での判別結果
が「ＹＥＳＪとなったと＾には次の「アドレスクリア」
行程（１）へ移行する。この「アドレスクリア」行程（
１）でｌ−ｉ、ＲＡＭ３のアトＶ７Ｍ（２５）、ＭＬ
２６ＪＫ夫々チー１ｐｒＯ・ＨＪ力処理μｍチンＡ内の
判別行程（ｕ）へ移行する、この判別行程（Ｕ）でハ、
「出力ポートＰａ の出力レペｔＶｔ決定するデータＷ
Ｏが「１」か否か」を判別し、判別結果が「ＹＥＳＪの
ときには「反転」行程（Ｖ）へ移行し、「ＮＯ」のとき
には「反転」行程（ロ）へ移行する。上記「反転」行程
（Ｖ）では上記データＷＤを「１」か１２ｒＯＪへ反転
させ、これに引き続く「出力」行程（Ｘ）では出カポ−
）Ｆｏ がらハイレベ／Ｖ信号？出力させる。また「反
転」行程（ロ）ではデータＷＤを「ｏＪから「１」へ反
転させ、これに引き続く「出力」行程（ｙ）では出力ポ
ートＰＯからローＶべμ信号を出力させる。そしｃ１こ
れら「出力」行程（ｚ）、（ｙ）後にはビット操作命令
ＩＶ −テン（ｂ）に戻される。
、「几ＡＭ３のアドレスＭ（２５）はＦＨ（「ｉ １１
１」）か否か」を判別し、この判別結果が［ＹＥＳＪの
ときに行なわれる判別行程（８）では、［ＲＡＭ３のア
ドレスＭ（２６７はＦＨが否か」を判別する。上記各判
別行程（ｒ）、（８）での判別結果が［ＮＯＪとなった
ときにはヲベＡ／Ｌｏ 即ちイニシャライズμｍテン（
ａ）ヘジャンプされ、また判別行程（８）での判別結果
が「ＹＥＳＪとなったと＾には次の「アドレスクリア」
行程（１）へ移行する。この「アドレスクリア」行程（
１）でｌ−ｉ、ＲＡＭ３のアトＶ７Ｍ（２５）、ＭＬ
２６ＪＫ夫々チー１ｐｒＯ・ＨＪ力処理μｍチンＡ内の
判別行程（ｕ）へ移行する、この判別行程（Ｕ）でハ、
「出力ポートＰａ の出力レペｔＶｔ決定するデータＷ
Ｏが「１」か否か」を判別し、判別結果が「ＹＥＳＪの
ときには「反転」行程（Ｖ）へ移行し、「ＮＯ」のとき
には「反転」行程（ロ）へ移行する。上記「反転」行程
（Ｖ）では上記データＷＤを「１」か１２ｒＯＪへ反転
させ、これに引き続く「出力」行程（Ｘ）では出カポ−
）Ｆｏ がらハイレベ／Ｖ信号？出力させる。また「反
転」行程（ロ）ではデータＷＤを「ｏＪから「１」へ反
転させ、これに引き続く「出力」行程（ｙ）では出力ポ
ートＰＯからローＶべμ信号を出力させる。そしｃ１こ
れら「出力」行程（ｚ）、（ｙ）後にはビット操作命令
ＩＶ −テン（ｂ）に戻される。
上記した構成によれば、制御用プログラムル−プが正常
に走行し−Ｃいる場合ＩＣは、ビット操作命令ｔｖ −
？ ｙ（ｂ）、 （ｄ）、 （ｆ）、 （ｈ）、 （ｊ
）、 （Ｊ）、 （ｎ）、 （ｐ）が全て行なわれて判
別行程（ｒ）、（８）での判別結果が「ＹＥＳＪとなる
ため、引き続い′Ｃ「アドレスクリア」行程（１）及び
ウォッチ・ドグ・タイマ用出力処理ル−チンＡが各ル−
プ毎に必らず実行されるようになり、従つ′（ウォッチ
・ドグ・タイマ６から０ＦＵ１のｖ七ット端子ＢＴにリ
セット信号が与えられることがなく−Ｃ上記制御用プロ
グラムμｍプの走行が継続される。しかしで、外乱等区
起因したプログラム暴走が発生した場合、例えばビット
操作命令ＩＶ−チン（ｄ）、処理ｙ−チン（ｅ）を通過
しないフログラム暴走が発生した場合には、几ＡＭ３の
アドレスＭ（２５）の第２桁目ビットが「１」に反転さ
れない。従つ′にの場合には、判別行程（ｒ）−？ｌ’
ｌ’−ＮＯＪと判別されてイニシャライズＷ −チン（
ａ）に戻るため、ＲＡＭ５のワークエリヤの初期化及び
該凡ＡＭ３のアドレスＭ（２５）、Ｍ（２６）のクリア
が行なわれた後に、制御用プログラムが最初から実行さ
れるようになり、以−Ｃフログラム暴走が規正される。
に走行し−Ｃいる場合ＩＣは、ビット操作命令ｔｖ −
？ ｙ（ｂ）、 （ｄ）、 （ｆ）、 （ｈ）、 （ｊ
）、 （Ｊ）、 （ｎ）、 （ｐ）が全て行なわれて判
別行程（ｒ）、（８）での判別結果が「ＹＥＳＪとなる
ため、引き続い′Ｃ「アドレスクリア」行程（１）及び
ウォッチ・ドグ・タイマ用出力処理ル−チンＡが各ル−
プ毎に必らず実行されるようになり、従つ′（ウォッチ
・ドグ・タイマ６から０ＦＵ１のｖ七ット端子ＢＴにリ
セット信号が与えられることがなく−Ｃ上記制御用プロ
グラムμｍプの走行が継続される。しかしで、外乱等区
起因したプログラム暴走が発生した場合、例えばビット
操作命令ＩＶ−チン（ｄ）、処理ｙ−チン（ｅ）を通過
しないフログラム暴走が発生した場合には、几ＡＭ３の
アドレスＭ（２５）の第２桁目ビットが「１」に反転さ
れない。従つ′にの場合には、判別行程（ｒ）−？ｌ’
ｌ’−ＮＯＪと判別されてイニシャライズＷ −チン（
ａ）に戻るため、ＲＡＭ５のワークエリヤの初期化及び
該凡ＡＭ３のアドレスＭ（２５）、Ｍ（２６）のクリア
が行なわれた後に、制御用プログラムが最初から実行さ
れるようになり、以−Ｃフログラム暴走が規正される。
勿論、他のビット操作命令ＩＶ−チン（ｂ）、 （ｆ）
、 （ｈ）、 （ｊ）、 （］）、 （ｎ）、 （ｐ＞
を通過しないプログラム暴走が発生した場合にも、判別
行程（ｒ）。
、 （ｈ）、 （ｊ）、 （］）、 （ｎ）、 （ｐ＞
を通過しないプログラム暴走が発生した場合にも、判別
行程（ｒ）。
（Ｂ）の少なくとも一方で１−ＮＯｊと判別され′Ｃ上
述と同様にそのプログラム暴走が規正される。また、判
別行程（ｒ）、（８）の何れか一方で［ＮＯＪと判別さ
れた場合には、ウォッチ・ドグ・タイマ用出力処理／Ｖ
−チンＡが実行されないから、Ｊｌ：記の如く「ＮＯＪ
と判別された場合にビット欠損等によりイニシャライズ
ＩＶ−チン（ａ）にジャンプされないことがあったとし
′Ｃも、一定の待機時間経過後にウォッチ・ドグ・タイ
マ６から出力されるリセット信号によつ−（ＯＰＵｌが
リセットされる。従っ−Ｃプログラム暴走の規正がハー
ドウェア的にバックアップされることになる。
述と同様にそのプログラム暴走が規正される。また、判
別行程（ｒ）、（８）の何れか一方で［ＮＯＪと判別さ
れた場合には、ウォッチ・ドグ・タイマ用出力処理／Ｖ
−チンＡが実行されないから、Ｊｌ：記の如く「ＮＯＪ
と判別された場合にビット欠損等によりイニシャライズ
ＩＶ−チン（ａ）にジャンプされないことがあったとし
′Ｃも、一定の待機時間経過後にウォッチ・ドグ・タイ
マ６から出力されるリセット信号によつ−（ＯＰＵｌが
リセットされる。従っ−Ｃプログラム暴走の規正がハー
ドウェア的にバックアップされることになる。
上記した木田施例によれば、制御用プログラムμｍプ中
の複数個所（特には処理／Ｖ−チン（（１） 、 （ｅ
） 。
の複数個所（特には処理／Ｖ−チン（（１） 、 （ｅ
） 。
（ｇ＞ 、 ＜；＞ 、 （ｋ）、（ホ）、 （ｏ）、
（ｑ）の前）にビット操作命令ｗ −チ：／（ｂ）、
（ｄ）、 （ｆ）、 （ｈ）、 （ｊ）、 （１）、
（ｎ）、 （ｐ）？設け、１回の／Ｖ−プ走行におい
でこれらビット操１１ｒ令！レーチン（ｂ）〜（ｐ）が
１つでも冥行されなかった場合にイニシャライズμｍテ
ン（ａ）へ戻す構成であるから、種々態様にプログラム
暴走が発生した場合でもこれを確賽に検出し−（ＯＰＵ
ｌの初期化を夾行することができ、従つ′Ｃ負荷５の誤
動作を確寮に防止できる。また、上記ビット操作命令／
Ｖ−チン（ｂ）〜（わが１つでも火打さ゛れなかった場
合にはウォッチ・ドグ・タイマ用出力処理μｍテンＡへ
移行しないように構成し、以てウォッチ・ドグ・タイマ
６により０ＰＵ１ ’ｉミリセットせるようにしたから
、プログラム暴走の規正動作が二重系となって負荷の誤
動作防止をより確爽に行なうことができる。また、制御
用プログラム暴走プが１回繰返される間にプログラム暴
走を検出することがで勇るから、そのプログラム暴走の
検出速艦が極めて早くなる。
（ｑ）の前）にビット操作命令ｗ −チ：／（ｂ）、
（ｄ）、 （ｆ）、 （ｈ）、 （ｊ）、 （１）、
（ｎ）、 （ｐ）？設け、１回の／Ｖ−プ走行におい
でこれらビット操１１ｒ令！レーチン（ｂ）〜（ｐ）が
１つでも冥行されなかった場合にイニシャライズμｍテ
ン（ａ）へ戻す構成であるから、種々態様にプログラム
暴走が発生した場合でもこれを確賽に検出し−（ＯＰＵ
ｌの初期化を夾行することができ、従つ′Ｃ負荷５の誤
動作を確寮に防止できる。また、上記ビット操作命令／
Ｖ−チン（ｂ）〜（わが１つでも火打さ゛れなかった場
合にはウォッチ・ドグ・タイマ用出力処理μｍテンＡへ
移行しないように構成し、以てウォッチ・ドグ・タイマ
６により０ＰＵ１ ’ｉミリセットせるようにしたから
、プログラム暴走の規正動作が二重系となって負荷の誤
動作防止をより確爽に行なうことができる。また、制御
用プログラム暴走プが１回繰返される間にプログラム暴
走を検出することがで勇るから、そのプログラム暴走の
検出速艦が極めて早くなる。
尚、本発明は上記し且つ図面に示す実施例に限定される
ものですく、その要旨を逸脱しない範囲で適宜変形して
笑施することがで舞る。
ものですく、その要旨を逸脱しない範囲で適宜変形して
笑施することがで舞る。
以上説明したように、本発明による負荷制御装置の誤動
作防止方法は、ＣＰＵを含んで構成され予め記憶した制
御用プログラムに基づい−Ｃ−ＲＡＭとのデータ転送を
行ないながら負荷を制御するようにした負荷制御装−に
おい−Ｃ１前記ＲＡＭのデータエリヤのうち前記制御用
プログラムではビット操作しないデータエリヤにビット
操作するビット操作命令ＩＶ−テンを上記制御用プログ
ラムμ−プ中の複数個所に設け、前記複数のビット操作
命令）Ｖ−チンが行なわれたか否かを前詔ＲＡＭのデー
タに基づい′Ｃ検出する行程、並びにその検出結果が否
の場合に前記ＯＰＵを初期化する行程’ｔＷ行するよう
に構成したので、前記制御用プログラムが暴走した場合
にＣＰＵを確寮に初期化することかで貞で負荷の誤！Ｉ
Ｉ作防止の確賽化を図り得ると共に、プログラム暴走の
検出を極め−Ｃ早く行ない得る等の優れた効果を奏する
ものである。
作防止方法は、ＣＰＵを含んで構成され予め記憶した制
御用プログラムに基づい−Ｃ−ＲＡＭとのデータ転送を
行ないながら負荷を制御するようにした負荷制御装−に
おい−Ｃ１前記ＲＡＭのデータエリヤのうち前記制御用
プログラムではビット操作しないデータエリヤにビット
操作するビット操作命令ＩＶ−テンを上記制御用プログ
ラムμ−プ中の複数個所に設け、前記複数のビット操作
命令）Ｖ−チンが行なわれたか否かを前詔ＲＡＭのデー
タに基づい′Ｃ検出する行程、並びにその検出結果が否
の場合に前記ＯＰＵを初期化する行程’ｔＷ行するよう
に構成したので、前記制御用プログラムが暴走した場合
にＣＰＵを確寮に初期化することかで貞で負荷の誤！Ｉ
Ｉ作防止の確賽化を図り得ると共に、プログラム暴走の
検出を極め−Ｃ早く行ない得る等の優れた効果を奏する
ものである。
第１図は従来例説明用のフローチャート、第２図は本発
明の一実施例？示すグロック図、第６（２）は同実施例
のフローチャートである。 図中、１はＣＰＵ、３はＲＡＭ、５に負荷、６はウォッ
チ・ドグ・タイマである。 出願人 株式会社東海理化電機製作所 代理人 弁理士 佐 藤 弾 第 １ 図 篇 ２ 図
明の一実施例？示すグロック図、第６（２）は同実施例
のフローチャートである。 図中、１はＣＰＵ、３はＲＡＭ、５に負荷、６はウォッ
チ・ドグ・タイマである。 出願人 株式会社東海理化電機製作所 代理人 弁理士 佐 藤 弾 第 １ 図 篇 ２ 図
Claims (1)
- 【特許請求の範囲】 １、ＣｊＰＵを含んで構成され予め記憶した制御用プロ
グラムに基づいてＲＡＭとのデータ転送を行ないながら
負荷を制御するようにした負荷制御装置においで、前記
ＲＡＭのデータエリヤのうち前記制御用プログラムでは
ビット操作しないデータエリヤにビット操作するビット
操作命令／Ｖ−テンを上記制御用プログラムＩＶ−プ中
の複数個所に設け、前記複数のビット操作ポ令ＩＶ−テ
ンが行なわれたか否かを前記ＲＡＭのデータに基づいて
検出する行程、並びにその検出結果が否の場合に前５Ｃ
ＰＵを初期化する行程を賽行するように構成し友ことを
特徴とする負荷制御装置の誤動作防止方法。 ｚ、Ｏ’ＰＵ１初期化する行程は、制御用プログラムの
イニシャクイズ／Ｖ−テンであることを特徴とする特許
請求の範囲第１項に記載の負荷制御装置の誤動作防止方
法。 ｓ、ｃ！ＰＵを初期化する行程は、ウォッチ・ドグ・タ
イマに与えるトリガ信号の出力全停止して該ウォッチ・
ドグ・タイマによりＣＰＵをリセットさせる行程である
ことを特徴とする特許請求の範囲第１項に記載の負荷制
御装置の誤動作防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123839A JPS6015702A (ja) | 1983-07-07 | 1983-07-07 | 負荷制御装置の誤動作防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123839A JPS6015702A (ja) | 1983-07-07 | 1983-07-07 | 負荷制御装置の誤動作防止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6015702A true JPS6015702A (ja) | 1985-01-26 |
Family
ID=14870656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58123839A Pending JPS6015702A (ja) | 1983-07-07 | 1983-07-07 | 負荷制御装置の誤動作防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015702A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137301A (ja) * | 1986-11-14 | 1988-06-09 | ローベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | コンピュータ制御―操作装置の監視方法及び監視回路装置 |
| JPH03215684A (ja) * | 1990-01-18 | 1991-09-20 | Nippon Parkerizing Co Ltd | アルミニウムの潤滑皮膜処理法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688544A (en) * | 1979-12-20 | 1981-07-18 | Toshiba Corp | Programmable logic controller |
| JPS5725002A (en) * | 1980-12-17 | 1982-02-09 | Yokogawa Hokushin Electric Corp | Contol device using microcomputer |
-
1983
- 1983-07-07 JP JP58123839A patent/JPS6015702A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688544A (en) * | 1979-12-20 | 1981-07-18 | Toshiba Corp | Programmable logic controller |
| JPS5725002A (en) * | 1980-12-17 | 1982-02-09 | Yokogawa Hokushin Electric Corp | Contol device using microcomputer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137301A (ja) * | 1986-11-14 | 1988-06-09 | ローベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | コンピュータ制御―操作装置の監視方法及び監視回路装置 |
| JPH03215684A (ja) * | 1990-01-18 | 1991-09-20 | Nippon Parkerizing Co Ltd | アルミニウムの潤滑皮膜処理法 |
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