JPS60155099U - 記憶制御装置 - Google Patents
記憶制御装置Info
- Publication number
- JPS60155099U JPS60155099U JP4300484U JP4300484U JPS60155099U JP S60155099 U JPS60155099 U JP S60155099U JP 4300484 U JP4300484 U JP 4300484U JP 4300484 U JP4300484 U JP 4300484U JP S60155099 U JPS60155099 U JP S60155099U
- Authority
- JP
- Japan
- Prior art keywords
- address
- adder
- storage controller
- registers
- order
- Prior art date
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- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
図は本考案−実施例の構成を示すブロック図であり、図
において１は中央処理装置、２は加算器、３ ｍ −３
２−−−−−−３８はアドレスレジスタ、４は選択回路
である。
において１は中央処理装置、２は加算器、３ ｍ −３
２−−−−−−３８はアドレスレジスタ、４は選択回路
である。
Claims (1)
- 記憶装置に記憶されるデータをアクセスするためにアド
レス発生装置が発生した一つのアドレスに定められた定
数を加算することによってそのアドレスを含む他の複数
のアドレスを発生する加算器と、前記加算器によって得
られた複数のアドレスを別々に一時記憶する複数個のア
ドレスレジスタと、前記複数個のアドレスレジスタの何
れかを゛あらかじめ定められた順序または前記アドレス
発生装置が発生する選択信号によって選択し選択さレタ
アトレスレジスタに記憶されるアドレスを出 □
力する選択回路とを備えることを特徴とする記憶制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300484U JPS60155099U (ja) | 1984-03-26 | 1984-03-26 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300484U JPS60155099U (ja) | 1984-03-26 | 1984-03-26 | 記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60155099U true JPS60155099U (ja) | 1985-10-16 |
Family
ID=30554269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4300484U Pending JPS60155099U (ja) | 1984-03-26 | 1984-03-26 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60155099U (ja) |
-
1984
- 1984-03-26 JP JP4300484U patent/JPS60155099U/ja active Pending
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