JPS60154710A - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
- Publication number
- JPS60154710A JPS60154710A JP1129784A JP1129784A JPS60154710A JP S60154710 A JPS60154710 A JP S60154710A JP 1129784 A JP1129784 A JP 1129784A JP 1129784 A JP1129784 A JP 1129784A JP S60154710 A JPS60154710 A JP S60154710A
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- JP
- Japan
- Prior art keywords
- source
- transistor
- gate
- enhancement
- whose
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はヒステリシス回路に関し、特にＮチャンネル・
シリコン・ゲートのＭＯ８型トランジスタで構成される
ヒステリシス回路に関する。
シリコン・ゲートのＭＯ８型トランジスタで構成される
ヒステリシス回路に関する。
（従来技術）
ヒステリシス回路は、ＣＢ発振回路あるいは集積回路装
置の雑音防止回路など種々の回路に用いられ、その重要
性が増してきている。
置の雑音防止回路など種々の回路に用いられ、その重要
性が増してきている。
第１図は従来のヒステリシス回路の一例の回路図である
。
。
ＭＯＳ トランジスタＱ１．Ｑ５がディブレッショ／型
、Ｑ３ 、Ｑ３ 、Ｑ４ 、Ｑ６はエンハンスメント型
であり、入力端１に入力信号■１Ｎが入り、出力端２に
出力信号■。ＵＴが出力される。
、Ｑ３ 、Ｑ３ 、Ｑ４ 、Ｑ６はエンハンスメント型
であり、入力端１に入力信号■１Ｎが入り、出力端２に
出力信号■。ＵＴが出力される。
入力端ｌにロウレベルからハイレベルに変化する入力信
号ＶＩＮが入力されると、ＭＯＳトラノジ、、ｌ’Ｑ４
の影響によりＭＯＳトランジスタＱｌとＱ２ 、Ｑ３
、Ｑ４のレシオが変り、出力信号■。ＵＴはヒステリシ
ス特性を示す。
号ＶＩＮが入力されると、ＭＯＳトラノジ、、ｌ’Ｑ４
の影響によりＭＯＳトランジスタＱｌとＱ２ 、Ｑ３
、Ｑ４のレシオが変り、出力信号■。ＵＴはヒステリシ
ス特性を示す。
このように構成されているヒステリシス回路においては
、 ＭＯＳ ｌ−ランジスタＱ４のドレインが電源に接
続されているために、電源電圧が変化すると、入力信号
■ＩＮ がロウレベルからハイレベルへ変化する時のし
きい値が大きく変化するという欠点があった。
、 ＭＯＳ ｌ−ランジスタＱ４のドレインが電源に接
続されているために、電源電圧が変化すると、入力信号
■ＩＮ がロウレベルからハイレベルへ変化する時のし
きい値が大きく変化するという欠点があった。
（発明の目的）
本発明の目的は、上記欠点を除去し、電源電圧の変化に
影響されに＜＜、安定にヒステリシス特性を示すヒステ
リシス回路を提供することにある。
影響されに＜＜、安定にヒステリシス特性を示すヒステ
リシス回路を提供することにある。
（発明の構成）
本発明のヒステリシス回路は、ドレイ二／が電源に接続
されゲートがソースに接続されたＮチャンネルＭＯＳ型
の第１のエンハンスメント型トランジスタと、ドレイン
が前記第１のエンノ・ノスメント型トランジスタのソー
スに接続されゲートが信号入力端に接続するＮチャンネ
ルＭＯＳ型の第２のエンハンスメント型トランジスタト
、トレイン及びゲートがそれぞれ前記第２のエンハンス
メント型トランジスタのソース及びゲートに接続しソー
スが接地されるＮチャンネルＭＯＳ型の第３のエンハン
スメント型トランジスタと、ドレインが前記第２のエン
ノ・／スメント型トランジスタのソースに接続されソー
スが接地されゲートが出力端に接続されるＮチャ／ネル
ＭＯＳ型の第４のエンハンスメント型トランジスタと、
ドレイ／が電源に接続されゲートとソースが共に接続さ
れかつ前記出力端に接続されるＮチャ／ネルＭＯＳ型の
第５のディプレッション型トランジスタと、ドレインが
前記第５のディプレッション型トランジスタのソース及
び前記出方端に接続しソースが接地さレケートが前記第
１のディプレッショ／型トランシスタノソースに接続さ
れるＮチャ：ｙ ネルＭＯＳ型の第６のエンハンスメン
ト型トランジスタとを含んで構成される。
されゲートがソースに接続されたＮチャンネルＭＯＳ型
の第１のエンハンスメント型トランジスタと、ドレイン
が前記第１のエンノ・ノスメント型トランジスタのソー
スに接続されゲートが信号入力端に接続するＮチャンネ
ルＭＯＳ型の第２のエンハンスメント型トランジスタト
、トレイン及びゲートがそれぞれ前記第２のエンハンス
メント型トランジスタのソース及びゲートに接続しソー
スが接地されるＮチャンネルＭＯＳ型の第３のエンハン
スメント型トランジスタと、ドレインが前記第２のエン
ノ・／スメント型トランジスタのソースに接続されソー
スが接地されゲートが出力端に接続されるＮチャ／ネル
ＭＯＳ型の第４のエンハンスメント型トランジスタと、
ドレイ／が電源に接続されゲートとソースが共に接続さ
れかつ前記出力端に接続されるＮチャ／ネルＭＯＳ型の
第５のディプレッション型トランジスタと、ドレインが
前記第５のディプレッション型トランジスタのソース及
び前記出方端に接続しソースが接地さレケートが前記第
１のディプレッショ／型トランシスタノソースに接続さ
れるＮチャ：ｙ ネルＭＯＳ型の第６のエンハンスメン
ト型トランジスタとを含んで構成される。
（実施例）
次に本発明の実施例について図面を用いて説明する。
第２図は本発明の一実施例の回路図である。
この実施例は、ドレインが電源に接続されゲートがソー
スに接続されたＮチャ／ネルＭＯＳ型の第１のエンハン
スメント型トランジスタＭＤＩと、ドレインが第１のエ
ンハンスメント型トランジスタＭＤＩのソースに接続さ
れゲートが信号入力端１１に接続するＮチャ／ネルＭＯ
Ｓ型の第２のエンハンスメント型トランジスタＭＥ２と
、ドレイ／及びゲートがそれぞれ第２のエンハンスメン
ト型トランジスタＭＥ２のソース及びゲートに接続しソ
ースが接地されるＮチャンネルＭＯＳ型の第３のエンハ
ンスメント型トランジスタＭ、Ｅ３．！：、ドレインが
第２のエンハンスメント型トランジスタＭＥ２のソース
に接続されソースが接地されゲートが出力端１２に接続
されるＮチャンネルＭＯＳ型の第４のエンハンスメント
型トランジスタＭＥ４と、ドレインが電源に接続されゲ
ートとソースが共に接続されかつ出力端１２に接続され
るＮチャンネルＭＯＳ型の第５のディプレッション型ト
ランジスタＭＤ５と、ドレインが第５のディプレッショ
ン型トランジスタＭＤ５のソース及び出方端１２に接続
しソースが接地されゲートが第１のディプレッション型
トランジスタＭＤＩのソースに接続されるＮチャンネル
ＭＯＳ型の第６ Ｏ：ｒ−：ｙハ／スメント型トランジ
スタＭＥ６とを含んで構成される。
スに接続されたＮチャ／ネルＭＯＳ型の第１のエンハン
スメント型トランジスタＭＤＩと、ドレインが第１のエ
ンハンスメント型トランジスタＭＤＩのソースに接続さ
れゲートが信号入力端１１に接続するＮチャ／ネルＭＯ
Ｓ型の第２のエンハンスメント型トランジスタＭＥ２と
、ドレイ／及びゲートがそれぞれ第２のエンハンスメン
ト型トランジスタＭＥ２のソース及びゲートに接続しソ
ースが接地されるＮチャンネルＭＯＳ型の第３のエンハ
ンスメント型トランジスタＭ、Ｅ３．！：、ドレインが
第２のエンハンスメント型トランジスタＭＥ２のソース
に接続されソースが接地されゲートが出力端１２に接続
されるＮチャンネルＭＯＳ型の第４のエンハンスメント
型トランジスタＭＥ４と、ドレインが電源に接続されゲ
ートとソースが共に接続されかつ出力端１２に接続され
るＮチャンネルＭＯＳ型の第５のディプレッション型ト
ランジスタＭＤ５と、ドレインが第５のディプレッショ
ン型トランジスタＭＤ５のソース及び出方端１２に接続
しソースが接地されゲートが第１のディプレッション型
トランジスタＭＤＩのソースに接続されるＮチャンネル
ＭＯＳ型の第６ Ｏ：ｒ−：ｙハ／スメント型トランジ
スタＭＥ６とを含んで構成される。
次に、この実施例の動作について説明する。
入力信号ＶＩＮがハイレベルのとき、出方信号ｖｏＵＴ
モハイレベルであり、従って、第４のトランジスタＭＥ
４は飽和状態にある。入力信号■１がハイレベルからロ
ウレベルへ変化し第、２及び第３のトランジスタＭＥ２
．ＭＥ３が能動状態に達した時点でも第１のトランジス
タＭＤＩのゲート。
モハイレベルであり、従って、第４のトランジスタＭＥ
４は飽和状態にある。入力信号■１がハイレベルからロ
ウレベルへ変化し第、２及び第３のトランジスタＭＥ２
．ＭＥ３が能動状態に達した時点でも第１のトランジス
タＭＤＩのゲート。
ソース及び第２のトランジスタＭＥ２のドレインの電圧
は第５及び第６のトランジスタＭＤ５．ＭＥ６によって
構成されるインバータの論理しきい値に達しないため、
出力信号■。ＵＴはハイレベルにおり、第４のトランジ
スタＭＥ４は導通状態であるから、第４のトランジスタ
ＭＥ４のソース及び第５のトランジスタＭＥ５のドレイ
ンの電位はロウレベルへ引かれている状態にある１、す
なわち、本実施例においては、入力信号■、がロウレベ
ルから、ハイレベルへ変わるときは、第１のトランジス
タＭＤＩと第２．第３のトランジスタＭＥ２．ＭＥ３の
レシオ回路として働き、入力信号■０、がハイレベルか
らロウレベルへ変わるときには、第１のトランジスタＭ
Ｄ１．！：第２乃至第４のトランジスタＭＥ２ 、ＭＢ
２ 、ＭＢ２のレシオ回路として働く。入力信号ｖＩＮ
がロウレベルからハイレベルへ変化するときのレシオと
ハイレベルから、ロウレベルへ変化するときのレシオが
異なるので、ヒステリシス特性を示す。
は第５及び第６のトランジスタＭＤ５．ＭＥ６によって
構成されるインバータの論理しきい値に達しないため、
出力信号■。ＵＴはハイレベルにおり、第４のトランジ
スタＭＥ４は導通状態であるから、第４のトランジスタ
ＭＥ４のソース及び第５のトランジスタＭＥ５のドレイ
ンの電位はロウレベルへ引かれている状態にある１、す
なわち、本実施例においては、入力信号■、がロウレベ
ルから、ハイレベルへ変わるときは、第１のトランジス
タＭＤＩと第２．第３のトランジスタＭＥ２．ＭＥ３の
レシオ回路として働き、入力信号■０、がハイレベルか
らロウレベルへ変わるときには、第１のトランジスタＭ
Ｄ１．！：第２乃至第４のトランジスタＭＥ２ 、ＭＢ
２ 、ＭＢ２のレシオ回路として働く。入力信号ｖＩＮ
がロウレベルからハイレベルへ変化するときのレシオと
ハイレベルから、ロウレベルへ変化するときのレシオが
異なるので、ヒステリシス特性を示す。
第４のトランジスタＭＥ４のソースは接地されているた
め、入力ロウレベルから７・イレベルのしきい値及び２
ノ・イレベルから〆ロウレベルのしきい値は、電源電圧
の影響をほとんど受けない。ヒステリシスの幅は第２乃
至第４のトランジスタＭＥ２ 、ＭＢ２ 、ＭＢ２の大
きさを変えることにより制御できる。しかも、主に入力
信号が／・イレベルからロウレベルへ変化する時に第４
のトランジスタＭＥａの影響によりレシオが変るため、
従来回路に比べしきい値が低くなり、従って従来回路と
同等のしきい値を得るためにはトランジスタＭＤ１ 、
ＭＢ２ 、ＭＢ２のレシオを低く設定すればよいので、
トランジスタＭＥｚ、ＭＥａを小さくできるという利点
を有する。
め、入力ロウレベルから７・イレベルのしきい値及び２
ノ・イレベルから〆ロウレベルのしきい値は、電源電圧
の影響をほとんど受けない。ヒステリシスの幅は第２乃
至第４のトランジスタＭＥ２ 、ＭＢ２ 、ＭＢ２の大
きさを変えることにより制御できる。しかも、主に入力
信号が／・イレベルからロウレベルへ変化する時に第４
のトランジスタＭＥａの影響によりレシオが変るため、
従来回路に比べしきい値が低くなり、従って従来回路と
同等のしきい値を得るためにはトランジスタＭＤ１ 、
ＭＢ２ 、ＭＢ２のレシオを低く設定すればよいので、
トランジスタＭＥｚ、ＭＥａを小さくできるという利点
を有する。
（発明の効果）
以上詳細に説明したように、本発明によれば、電源電圧
の変化に影響されに＜＜、安定にヒステリシス特性を示
すヒステリシス回路が得られる。
の変化に影響されに＜＜、安定にヒステリシス特性を示
すヒステリシス回路が得られる。
第１図は従来のヒステリシス回路の一例の回路図、第２
図は本発明の一実施例の回路図である。 ｌ・・・・・・入力端、２・・・・・・出力端、１１・
・・・・・入力端、１２・・・・・・出力端、Ｑｌ、Ｑ
５・・・・・・ティプレッション型ＭＯ８トランジスタ
、Ｑ２ 、 Ｑ３ 、 Ｑ４ 、Ｑ６・・・・・・エン
ハンスメント型ＭＯＳトランジスタ、ＭＤｌ・・・・・
・第１のティプレッション型トランジスタ、ＭＢ２・・
・・・・第２のエンハンスメント型トランジスタ、ＭＢ
２・・・・・・第３のエンハンスメント型トランジスタ
、ＭＢ２・・・・・・第４のエンハンスメント型トラン
ジスタ、ＭＢ５・・・・・・第５のディプレッション型
トランジスタ、Ｍｇ２・・・・・・第６のエンハンスメ
ント型トランジスタ、■ＩＮ・・・・・・入力信号、ｖ
ｏＵＴ・・・・・・出力信号。 寥１回 峯２＠
図は本発明の一実施例の回路図である。 ｌ・・・・・・入力端、２・・・・・・出力端、１１・
・・・・・入力端、１２・・・・・・出力端、Ｑｌ、Ｑ
５・・・・・・ティプレッション型ＭＯ８トランジスタ
、Ｑ２ 、 Ｑ３ 、 Ｑ４ 、Ｑ６・・・・・・エン
ハンスメント型ＭＯＳトランジスタ、ＭＤｌ・・・・・
・第１のティプレッション型トランジスタ、ＭＢ２・・
・・・・第２のエンハンスメント型トランジスタ、ＭＢ
２・・・・・・第３のエンハンスメント型トランジスタ
、ＭＢ２・・・・・・第４のエンハンスメント型トラン
ジスタ、ＭＢ５・・・・・・第５のディプレッション型
トランジスタ、Ｍｇ２・・・・・・第６のエンハンスメ
ント型トランジスタ、■ＩＮ・・・・・・入力信号、ｖ
ｏＵＴ・・・・・・出力信号。 寥１回 峯２＠
Claims (1)
- 【特許請求の範囲】 ドレインが電源に接続されゲートがソースに接続された
Ｎチャ／ネルＭＯ８型の第１のエンハンスメント型トラ
ンジスタと、ドレインが前記第１のエンハンスメント型
トランジスタのソースに接続されゲートが信号入力端に
接続するＮチャンネルＭＯ８型の第２のエンハンスメン
ト型トランジスタと、トレイン及びゲートがそれぞれ前
記第２のエンハンスメント型トランジスタのソース及び
ケートに接続しソースが接地されるＮチャンネルＭＯ８
ｆｉの第３のエンハンスメント型トランジスタと、ドレ
インが前記第２のエンハンスメント型トランジスタのソ
ースに接続されソースが接地されゲートが出力端に接続
されるＮチャンネルＭＯ８型の第４のエンハンスメント
型トランジスタと。 ドレインが電源に接続されゲートとソースが共に接続さ
れかつ前記出力端に接続されるＮチャンネルＭＯ８型の
第５のティプレッション型トランジスタと、ドレインが
前記第５のティプレッション型トランジスタのソース及
び前記出力端に接続しソースが接地されゲートが前記第
１のティプレッション型トランジスタのソースに接続さ
れるＮチャンネルＭＯ８型の第６の二ン／Ｓノスメノト
型トランジスタとを含むことを特徴とするヒステリシス
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129784A JPS60154710A (ja) | 1984-01-25 | 1984-01-25 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129784A JPS60154710A (ja) | 1984-01-25 | 1984-01-25 | ヒステリシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154710A true JPS60154710A (ja) | 1985-08-14 |
Family
ID=11774056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129784A Pending JPS60154710A (ja) | 1984-01-25 | 1984-01-25 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154710A (ja) |
-
1984
- 1984-01-25 JP JP1129784A patent/JPS60154710A/ja active Pending
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